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文档类型 开发文档 必威体育官网网址级别 机 技 术 报 告 名 称：Verilog 代码风格规范 编 号： 版本号： 作 者 项 目 部 门 产品中心 日 期 2006-6-9 制度规范 目 录 前 言 2 1 总则 3 2 职责 3 3 目的 3 4 内容 3 4.1 基本原则 3 4.1.1 RTL 级代码风格 3 4.1.2 组合时序电路分开原则 4 4.1.3 复位 5 4.2 命名规则 5 4.2.1 基本命名标准 5 4.2.2 命名准则 5 4.3 VERILOG HDL 源代码文件结构 8 4.3.1 VERILOG HDL 代码文件文件头 8 4.3.2 VERILOG HDL 代码文件宏定义 10 4.3.3 VERILOG HDL 代码文件模块名及端口信号 10 4.3.4 VERILOG HDL 代码文件信号、变量及参数 10 4.3.5 VERILOG HDL 代码文件设计主体 11 4.3.6 VERILOG HDL 代码文件注释行 14 4.3.7 VERILOG HDL 代码文件独立 Include.v 14 5 VERILOG HDL 代码范例 14 5.1 复用器表达方式 14 I Verilog 代码风格规范V0.4 前 言 为了更好地规范团队成员在研发项目时 VERILOG 硬件描述语言的撰写，以达到代码 规范化和标准化的目的，特制定本规范。 修订日期 版本 修订人 修订项目 2 Verilog 代码风格规范V0.4 1 总则 本规范规定了 IC 设计项目开发过程中 VERILOG HDL 源代码的编写总则、要求及模 板文件。 本规范适用于信息安全团队及 IPTV 项目各 IC 产品在设计开发过程中源代码的编写。 2 职责 各模块设计成员负责根据本规范的要求编写 VERILOG HDL 源代码。 系统组成员负责本规范对各项目的 VERILOG HDL 源代码进行规范化格式审查及管 理。 3 目的 制定本规范的目的： 3．1 便于项目组成员之间对源代码的理解、交流及相互检查； 3．2 便于设计者本人在项目开发之后或产品升级过程中利用源代码很快理解原 有设计； 3．3 便于模块开发过程中不同版本源代码的管理； 3．4 便于模块仿真过程中很快发现问题的出处； 3．5 便于模块整合时各子模块的链接。 4 内容 4.1 基本原则 4.1.1RTL级代码风格 RTL 是指 Register Transfer Level ，即寄存器传输级，代码显式定义每一个DFF ，组合 电路描述每个 DFF 之间的信号传输过程。当前的主流工具对 RTL 级的综合、优化及仿真 非常成熟。 不建议采用行为级甚至更高级的语言来描述硬件，代码的可控性，可跟