场区沟道阻断注入CVD氧化硅充填沟槽.PPT

集成电路工艺原理 仇志军 zjqiu@fudan.edu.cn 邯郸校区物理楼435室 MOS隔离技术 栅结构及自对准技术 先进CMOS集成工艺 On-Time 2 Year Cycles PR coating and pre-baking, mask alignment exposure, PEB, development and inspection mask8 Ar2 Sputtering etching（SiO2及刻蚀清洗） Strip PR etch Si Strip nitride oxide Wafer cleaning mask2 PR coating and pre-baking, mask alignment exposure, PEB, development and inspection mask3 PR coating and pre-baking, mask alignment exposure, PEB, development and inspection Strip PR sacrificial oxide Wafer cleaning mask4 a-Si etching PR coating and pre-baking, mask alignment exposure, PEB, development and inspection Strip PR, wafer cleaning, a-Si annealing and oxidation oxide mask5 PR coating and pre-baking, mask alignment exposure, PEB, development and inspection mask6 PR coating and pre-baking, mask alignment exposure, PEB, development and inspection mask7 PR coating and pre-baking, mask alignment exposure, PEB, development and inspection 集成电路工艺原理 第十一章 工艺集成 INFO130024.02 大纲 第一章 前言 第二章 晶体生长 第三章 实验室净化及硅片清洗 第四章 光刻 第五章 热氧化 第六章 热扩散 第七章 离子注入 第八章 薄膜淀积 第九章 刻蚀 第十章 接触与互连 第十一章 后端工艺与集成 第十二章 未来趋势与挑战 MOS IC的基本隔离技术 MOS晶体管是自隔离，MOS可有较高的密度，但邻近的器件会有寄生效应。 希望场区的VTF大，VTF要高于电源电压3－4 V，保证寄生MOS管的电流小于1 pA。 器件间距近或温度升高均会使VTF下降。T从25??125 ?C，VTF下降2 V。 MOS IC的基本隔离技术 增加场区VT的方法 场氧化层增厚，是栅氧化层的7－10倍 场氧化区下面增加掺杂浓度（Channel-stop implant，沟道阻断注入 ） 1、LOCOS局部氧化隔离技术 (40nm) (80nm) LOCOS工艺存在的问题 1）鸟嘴效果 —不利于集成度提高 2）表面不平整 —不利于光刻和薄膜淀积 改进的LOCOS工艺 — PBL（polybuffered LOCOS） 在LPCVD Si3N4前，先淀积一层多晶硅，让多晶硅消耗场氧化时横向扩散的O。鸟嘴可减小至0.1-0.2mm。 PBL 有利于集成度的提高 减少Si3N4对硅衬底的应力 2、STI（Shallow Trench Insulation）— 浅沟槽隔离 LOCOS、PBL可用于技术节点?0.35-0.5 mm；0.35 mm必须使用STI 1）硅片清洗 2）垫底氧化 （20 nm） 3）LPCVD氮化硅 （100 nm） 4）隔离区光刻 5）浅沟槽刻蚀 （0.5 mm） 6）热生长氧化硅阻挡层 （20 nm） 7）场区沟道阻断注入 8）CVD 氧化硅充填沟槽 9）CMP平坦化 10）刻蚀氮化硅＋退火致密化CVD氧化硅 现代STI技术（CMOS） 2）HDPCVD——退火致密化 1）减少了沟道阻断注入 USG（Un-doped Silicate Glass）：SiH4+O2+Ar→USG + volatiles? 3）CMP平坦化 4）回刻氮化硅和USG 栅结构及自对准技术 早期为SiO2－金属栅（Al栅），随着集成度的提高，需要降低VT 采用多晶硅栅后，VT可以下降1.2～1.4