Verilog HDL乒乓球游戏机.docVIP

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2017-12-24 发布于河南
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Verilog HDL乒乓球游戏机

module ping_pang(clk1khz,rst,af,aj,bf,bj,shift,seg71,seg72); input clk1khz,rst; input af,aj,bf,bj;//af,aj为A方发球，A方击球 output[7:0]shift; //output[3:0]scan; output[6:0]seg71,seg72; reg clk2hz; reg[31:0]cnt; reg[6:0]seg71,seg72; reg[3:0] a_score,b_score; reg a,b; reg[7:0]shift; /*******2Hz分频********/ always@(posedge clk1khz) begin if(cnt= begin cnt=0;clk2hz=~clk2hz; end else cnt=cnt+1b1; end /*******比赛规则********/ always@(posedge clk2hz,posedge rst) begin if(rst) begin a_score=0; b_score=0; a=0; b=0; shift=8b0; end else if(a==0b==0af==1)//A发球 begin a=1; shift=8 end else if(a==0b==0bf==1)//B发球 begin b=1; shift=8 end else if(a==1b==0) begin//球从A到B if(shift16)//若没过球网B击球，A加分 begin if(bj==1) begin a_score=a_score+1b1; a=0;b=0; shift=8 end else shift={1b0,shift[7:1]};end else if(shift==0)//B一直没击球，A加分 begin a_score=a_score+1b1; a=0;b=0;end else begin if(bj==1)//B击球成功 begin a=0;b=1;end else shift={1b0,shift[7:1]}; end end else if(b==1a==0)//球从B到A移动 begin if(shift16shift!==0) begin if(aj==1) begin b_score=b_score+1b1; a=0;b=0; shift=0; end else shift={shift[6:0],1b0}; end else if(shift==0) begin b_score=b_score+1b1; a=0;b=0; end else begin if(aj==1) begin a=1;b=0; end else shift={shift[6:0],1b0}; end end end always@(a_score,b_score) begin case(a_score) 0:seg71=7b0111111; 1:seg71=7b0000110; 2:seg71=7b1011011; 3:seg71=7b1001111; 4:seg71=7b1100110; 5:seg71=7b1101101; 6:seg71=7b11