数字秒表试验报告.docVIP

基于LCD显示的秒表设计 --------------- EDA电子综合设计 姓 名： 班 级： 学 号： 指导老师： 时 间： 2012.6.28 基于LCD显示的秒表设计 一：设计目的： 1、设计的秒表具有清零、暂停/继续技术功能，清零通过拨码开关控制，暂 停/继续通过按键控制，按下一次暂停，按下两次继续。 2、秒表计时范围0—9999.999秒，精度到ms。 2、LCD实施显示秒表计时状态。 3、系统时钟采用实验板上提供的50MHz时钟信号源。 4、设计成同步电路模式。 二：设计原理 本实验主要分为四大模块（按键处理，分频，计数，显示）。下面我将分块阐述： 1：按键处理模块 此模块是为了让key1按键即pause没按下一次有不同的状态。清零（clear=0）通过拨码开关控制，暂停/继续(pause)通过按键控制，按下一次(pause=1)暂停，按下两次(pause=0)继续。同步复位键由按键开关控制。 Key D[1] clk 主要思想是：通过两个D触发器使按键通过D[0],和D[1]时产生一个时钟的延时，其目的是没按下一次按键产生一个延时一个时钟的脉冲en_tmp，通过对en_tmp的判断是否为高电平实现输出脉冲en的翻转。 2.分频模块： 因为计数模块精确到1ms所以需将20ns的系统时钟（clk）分频为1ms时钟(clk_out)； 否 是 否 是 3：计数模块： 设计要求显示9999.999，所以每一位用4为二进制表示从0-9的显示，共有4x7=28位二进制数，为方便叙述和代码的书写我将这七个数从高到低定义为4位的Q,B,S,G,P1，P2，P3。 是 否 否 是 计数小部分： 否 是 否 是 否 .... ............... 4.lcd显示模块： 关键点在于ASCII码中数字0为30,1为31，······，因此只需将4b0011赋值给lcd_data_out的高四位，Q,B,S,G,P1，P2，P3赋值给lcd_data_out的低四位即可显示Q,B,S,G,P1，P2，P3上对应的数值。 三：VHDL/Verilog HDL语言编程 按键处理模块： module button(clk,rst,key,en); input clk,rst,key; output en; reg en; reg [1:0]D; wire en_tmp; assign en_tmp=~D[0] D[1]; always @(posedge clk or negedge rst) begin if(~rst) D=2b00; else D={D[0],key}; end always @(posedge clk or negedge rst) begin if(~rst) en=1b0; else if(en_tmp) en=~en; end Endmodule 分频模块 module div(clk,rst,clk_out); input clk; input rst; output clk_out; reg clk_out; reg[15:0] c=16d0; always @ (posedge clk or negedge rst ) begin if(~rst) begin c=16d0; clk_out=1b0; end else begin if(c==24999) begin clk_out = ~clk_out; c=0; end else c = c + 1; end end endmodule 计数模块 module count_zcy(rst,pause,cl