数字频率计的VHDL设计.docVIP

课程设计题目、内容、要求 设计题目 数字频率计的VHDL设计 设计要求 用PLD器件EP1K10TC100-3及7段动态显示数码管（一只用于量程显示）设计一只数字频率计，要求： (1)测频范围0～999999MHz； （2）能测量方波信号； （3）结果用十进制显示； 设计过程 设计方案： 借用实验板上标准时钟发生电路，为计数闸门控制电路提供一个标准4MHz信号。计数器闸门控制电路fen就是产生两个控制信号，即4位十进制计数器允许计数信号、锁存信号。锁存电路可以让LED数码管在信号来临之前保持计数值不变。计数器复位电路可以让频率计恢复到计数初始态。LED数码管驱动电路为LED数码管提供驱动电压。在程序设计中我们采用了自顶向下（top_down）的设计方法,使得程序设计的过程更为简单，在设计出各模块后，我们用了各顶层模块将各个底层模块合在一起，我们用的是原件例化来实现的，在例化完成后只需要调用顶层模块就可以让数字频率计可用了，设计完成后用波形仿真来验证程序设计的正确性。 成绩评定 指导教师评语 设计等级 目 录 1 课程设计题目、内容与要求 …………………………………… 1.1 设计内容…………………………………………………… 1.2 具体要求…………………………………………………… 2 系统设计 ………………………………………………………… 2.1 设计思路…………………………………………………… 2.2 系统原理与设计说明 3 系统实现 ………………………………………………………… 4 系统仿真 ………………………………………………………… 5 硬件验证（操作）说明………………………………………… 6 总结 …………………………………………………………… 7 参考书目 ……………………………………………………… 1 课程设计题目、内容与要求 1.1课程设计的题目：数字频率计设计 1.2课程设计内容： （1）设计一个能测量方波信号的频率计； （2）测量范围是0-999999Hz； （3）结果用十进制数显示。 2 系统设计 2.1设计思路： 2.1.1 数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量方波信号及其他各种单位时间内变化的物理量。本数字频率计采用自顶向下的设计思想，通过闸门提供的1s闸门时间对被测信号进行计数及测出的被测信号的频率，测出的频率再通过译码器译码后输出给显示器显示。根据系统设计的要求，数字频率计的电路原理框图如下： 待测输入信号 4MHZ时钟 4MHZ时钟 图1 数字频率计电路原理框图 2.2 系统原理与设计说明 系统各个模块的功能如下： 2．2．1标准时钟发生电路模块 借用实验板上标准时钟发生电路，为计数闸门控制电路提供一个标准8Hz信号。 2．2．2 计数器闸门控制电路模块 计数器闸门控制电路就是产生三个控制信号，即计数器复位信号、4位十进制计数器允许计数信号、锁存信号。 2.2.3锁存电路模块 锁存电路就是为了让LED数码管在信号来临之前保持计数值不变。 2.2.4计数器复位电路模块 计数器复位电路是让频率计恢复到计数初始态。 2.2.5 LED数码管驱动电路模块 LED数码管驱动电路就是为LED数码管提供驱动电压。 3系统实现 此部分先讲各个模块再讲模块联调的实现。 3.1各部分模块的源程序 ⑴ 模块 FEN 见图 1.1 ，通过对 4MHz 时钟进行分频以获得 0.5 Hz 时钟，为核心模块 CORNA 提供 1 ｓ 的闸门时间。library ieee; use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; ? architecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to 3999999; variable x:std_logic; begin if clkevent and clk=1then if cnt3999999 then cnt:=cnt+1; else cnt:=0; x:=not x; end if; end if; q=x; end process; end fen_arc; ⑵ 模块 SEL见图1.2，该模块产生数码管的片选信号。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsig