vlsi中加法器的一种高效自测试设计 an efficient self-test design for adders in vlsi.pdfVIP

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2017-09-05 发布于上海
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vlsi中加法器的一种高效自测试设计 an efficient self-test design for adders in vlsi

第19卷第11期计算机辅助设计与图形学学报 v01．19．No，1l 0F 2007年11月 JOURNALCOMPUTER—AIDEDDESIGN＆CoMPUTERGRAPHIcs Nov．．2007 VLSI中加法器的一种高效自测试设计肖继学h2’ 陈光福¨ 谢永乐 ”(电子科技大学自动化学院成都610054) ”(西华大学机械工程与自动化学院成都610039) (XjLl63一corn@163．com) 摘要基于算术加法测试生成，提出了VLSI中加法器的一种自测试方案：加法器产生自身所需的所有测试矢量．通过优化测试矢量的初值改进这些测试矢景，提高r其故障侦查、定位能力．借助于测试矢量左移，逻辑与操作等方式对加法器自测试进行了设计．对8位、16位、32位行渡、超前进位加法器的实验结果表明，谚自测试能实现单、双固定型故障的完全测试．其单、双故障定位率分别达到了95．570％，72656％以上．该自测试方案可实施真速测试且不会降低电路的原有性能，其测试时间与加法器长度无关．关键词VLsI；加法器；自测试；测试生成；故障中囤法分类号TN407 An EfficientSelf-TestforAddersinVLSI Design Xiao Jixuel·2’ChenGuangiul’Xie Yonglel’ 1’(School 5kience ofAutomationEngineering，University0，Electronicand％^^oIogyof∞zw．Ch日ngdH610054) ”(School ofMechanicalEngineeringandAtomation．xI^∞Un…5／ty，岛PW出610039) A Abstractself—test whichalltest foradderundertestinVLSIare scheme，under patterns producedby theadder self，is basedonarithmeticadditive are withtheir presented generator．Thepatternsimproved initialvalue．andthefaultdetectionand10cation areenhanced．Theadder is optimized capabilities self—test withsuch asle|t ANDforthetest SO ofthe designed operationsshift，logic patterns，and On．Experiments selbtestfor 8-bit，16一bit，32一bitadderand look—aheadadderare ripplecarry carry performedrespectively， Andtheresultsshowthatfortheadderswith and stuck—atfaults．theself-testcan singlecouple implement test．andtheFaultlocationratesare toas as95．570％and complete up high self