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分析、优化和消除带VCO 的锁相环在高达13.6 GHz 处的整数边界杂散 作者：Robert Brennan 锁相环 (PLL) 和压控振荡器 (VCO) 输出特定频率的RF 信 落在两个整数边界（图1 中的2049 MHz 和2051 MHz ）之间 号，理想情况下此信号应当是输出中的唯一信号。但事实上， 的一半处的杂散信号，属于二阶整数边界杂散。二阶整数边 输出中存在干扰杂散信号和相位噪声。本文讨论最麻烦的杂 界杂散出现在整数边界之间的一半位置。通常情况下，二阶 散信号之一——整数边界杂散——的仿真与消除。 IBS 比一阶IBS 低10 dB 至20 dB 。ADIsimFrequencyPlanner 可以仿真一阶、二阶、三阶、四阶和五阶整数边界杂散。 仅可工作在鉴频鉴相器参考频率整数倍的PLL 和VCO 组合 (PLL/VCO) 称为整数 N 分频 PLL 。具有更精细频率步进的 PLL/VCO 称为小数N 分频PLL 。小数N 分频PLL/VCO 灵 活性更高，使用更广。小数N 分频 PLL 能以参考速率调制 PLL 中的反馈路径，从而实现该目标。小数N 分频PLL/VCO 相比鉴相器参考频率虽然具有更为精细的频率步进，但它会 产生称为整数边界杂散 (IBS) 的杂散输出。整数边界杂散发 生在PLL 鉴频鉴相器参考（或比较）频率 (fPFD) 的整数倍（1、 2 、3 … 20 、21 …）之处。例如，假设fPFD = 100 MHz ，则整 数边界杂散将位于 100 MHz、200 MHz 、300 MHz … 2000 MHz 、2100 MHz 。在所需VCO 输出信号为2001 MHz 的系 统中，IBS 将位于2000 MHz——相比所需信号偏移1 MHz。 由于PLL 系统的有效采样，这种偏移1 MHz 的IBS 混叠至 所需信号的两侧。因此，当所需输出为2001 MHz 时，杂散 图1. 1900 MHz 至2150 MHz 范围内各输出频率的最差情况整 信号将位于2000 MHz 和2002 MHz 。 数边界杂散功率（1 MHz 频率步进；100 kHz 环路带宽； 整数边界杂散不受欢迎的两个主要原因： HMC830 ）。 • 如果它们距离载波（期望信号）频偏小，则IBS 功率会对 假设某个调制方案声明整数边界杂散功率高于 – 80 dBc 相位噪声积分产生贡献。 的通道不可用；那么，图 1 中大约有10% 的通道将不再可 • 如果它们距离载波（期望信号）频偏大，则 IBS 将调制/ 用。为了解决这个问题，ADIsimFrequencyPlanner 可以优化 解调相邻通道至目标通道，导致系统失真。 PLL/VCO 配置以便降低（并且在大多数情况下消除）整数 在某些系统中，高整数边界杂散会导致部分输出通道无法使 边界杂散。前文提到整数边界杂散发生在 PFD 频率的整 用。如果某个系统在特定频谱带宽内有 1000 个通道，并且 数倍之处，并且在靠近载波频率时最大。如果可以改变 10% 通道内的杂散信号高于某个功率水平，那么这 100 个通 PFD 频率，使PFD 频率的整数倍落在足够大的载波频率 道可能无法使用。在频谱带宽成本高昂的协议中，如果有10% 偏移频率处，那么 IBS 功率将下降至不会产生问题的水 的通道不可用，那么这将是一种浪费。 平。这就是 ADIsimFrequencyPlanner 算法所做的事情—— ADIsimFre