06-时序逻辑电路-数字电子技术-海南大学(共11章).pptVIP

第6章 时序逻辑电路 6.1 概述 6.1 概述 6.1 概述 6.1 概述 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.2 时序逻辑电路的分析 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.3 时序逻辑电路的设计 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 6.4 常用时序逻辑电路 作业 （1）同步计数器 同步二进制加法计数器 驱动方程： 状态方程： 输出方程： 状态转换表 状态转换图 时序图 同步4位二进制加法 计数器74LS161 ① 异步清零。 74161具有以下功能： ③ 计数。 ② 同步并行预置数。 RCO为进位输出端。 ④ 保持。 0 1 1 1 1 RD 清零 × 0 1 1 1 LD 预置 × × × × 0 × × 0 1 1 EP ET 使能 × ↑ × × ↑ CP 时钟 × × × × d3 d2 d1 d0 × × × × × × × × × × × × D3 D2 D1 D0 预置数据输入 0 0 0 0 d3 d2 d1 d0 保 持 保持（RCO=0） 计 数 Q3 Q2 Q1 Q0 输出 工作模式 异步清零 同步置数 数据保持 数据保持 加法计数 74161的功能表 完全同步4位二进制加法 计数器74LS163 ① 同步清零。 ③ 计数。 ② 同步并行预置数。 RCO为进位输出端。 ④ 保持。 4位二进制同步可逆计数器74191 0 1 1 1 LD 预置 × 1 0 0 EN 使能 × × 0 1 D/ U 加/减控制 × × ↑ ↑ CP 时钟 d3 d2 d1 d0 × × × × × × × × × × × × D3 D2 D1 D0 预置数据输入 d3 d2 d1 d0 保 持 计 数 计 数 Q3 Q2 Q1 Q0 输 出 工作模式 异步置数 数据保持 加法计数 减法计数 74191的功能表 同步十进制计数器74LS160、74LS162 仿真 仿真 任意进制计数器 ① 复位法 Simulation 例：以74LS163/ 74LS161构成11进制计数器。 ② 置数法 Simulation 例：以74LS163构成余3十进制计数器。 （2）异步计数器 异步二进制计数器 异步十进制计数器 * 数字电子技术 Digital Electronics Technology 海南大学《数字电子技术》课程组 　 时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。 1. 时序逻辑电路定义 2. 结构特点 时序逻辑电路是由组合逻辑电路和存储电路两部分组成，其中存储电路必不可少。 存储电路的输出状态必须反馈到输入端和输入信号共同确定时序电路的输出。 　同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。 异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。 3. 时序逻辑电路分类 （1）按各触发器接受时钟信号的不同分类： （2）按输出信号的特点分类： 　米利（Mealy）型时序电路：输出信号的状态不仅取决于存储电路的状态，而且还取决于输入变量。 穆尔（Moore）型时序电路：输出信号的状态仅取决于存储电路的状态。 Next-st