EDA实验报告.docVIP

  1. 1、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
EDA实验报告要点

题目: EDA课程设计报告 专业名称: 班 级: 姓 名: 指导老师: 年 月 日 实验一组合逻辑设计 一、实验目的 通过一个简单的3—8译码器的设计,掌握逻辑电路的设计方法,熟悉quartusⅡ软件的操作。 二、硬件要求 输入:DIP拨码开关3位 输出:LED灯 主芯片: CYCLONEⅡEP2C8Q208C8 三、原理图以及三八译码器的程序 程序: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --程序包的调用 ENTITY trans38 IS PORT(T:IN STD_LOGIC_VECTOR(2 DOWNTO 0); --输入位是三位,对应三个拨码开关 D:OUT STD_LOGIC_Vector(7 downto 0) ); --八个输出端口,对应八个LED END ENTITY trans38; ARCHITECTURE FH1 OF trans38 IS BEGIN PROCESS (T) BEGIN CASE T IS WHEN 000 = D --真值表(共阳极极0代表灯亮) WHEN 001 =D WHEN 010 =D WHEN 011 =D WHEN 100 =D WHEN 101 =D WHEN 110 =D WHEN 111 =D WHEN OTHERS =NULL; --由于有冗余,其他情况用null表示 END CASE; END PROCESS; END ARCHITECTURE FH1; 仿真波形 毛刺分析:仔细观察毛刺出现的位置,可以发现毛刺在“001”到“010”,“011”到“100”, “101”到“110”以及“111”到“000”出现,从内部结构解释是由于布线长短不同,三个信号如果有两个信号同时发生改变,由于布线的长短问题,两个信号到达终点不是同时到达的,也就是说“001”到“010”两个量中间还经历另外一个值,这个值就是毛刺对应的,分析应该是“011”,要消除毛刺,可以改变真值表也就是说让输入值的变化一位一位的反转,但是这样会导致真值表不够直观。 实验二 扫描显示电路驱动设计 实验目的 实现7段数码管扫描显示的工作模块。 实验硬件要求 输入:按键1个 输出:八个7位数码管 主芯片:cycloneⅡEP2C8Q208C8 三、原理图及程序 分频器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FENPIN IS PORT( CLKIN:IN STD_LOGIC; --时钟信号输入 CLKOUT:OUT STD_LOGIC); --时钟信号输出 END FENPIN; ARCHITECTURE FENPIN OF FENPIN IS SIGNAL DATA:INTEGER RANGE 0 TO SIGNAL Q:STD_LOGIC; BEGIN PROCESS(CLKIN) BEGIN IF RISING_EDGE(CLKIN) THEN IF(DATA THEN –这里如果设置的data为 1则分频比为2,总之为2倍的data DATA=0; Q=NOT Q; ELSE DATA=DATA+1; END IF; END IF; CLKOUT=Q; END PROCESS; END ARCHITECTURE; 分频器程序程序说明,时钟上升沿触发加法,加到设置的值的时候,输出一个高频信号(或者低频信号)Q,并保持data值归零;再次加到设置的值的时候,信号Q

文档评论(0)

dajuhyy + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档