VHDL硬件描述语言基础16讲解.pptVIP

VHDL硬件描述语言基本结构V;--eqcomp4 is a ;Library 库的概念库： ;(3) WORK库是用户的现;IEEE库STD库WORK库;库的典型应用如： L;实体（Entity）描述此设计;实体1、ENTITY（实体）格;实体－－端口的模式输入（Inp;Out与Buffer的区别En;注意:In 信号只能被引用,不;结构体（Architectur;结构体Architecture;结构体－－行为描述Archit;结构体－－数据流描述描述输入信;结构体－－结构化描述archi;三种描述方式的比较描述方式优点;VHDL标识符（Identif;下面是合法的标识符： mult;VHDL数据对象（Data O;VHDL数据对象（Data O;VHDL数据对象（Data O;信号与变量的区别archite;信号与变量的区别archite;VHDL数据类型1．标准的数据;(2) 位矢量(Bit_Vec;(3) 布尔量(Boolean;(4) 整数(Integer);(5) 字符(Characte;2．用户定义的数据类型 ;IEEE1164标准中预定义了;标准逻辑矢量（STD_LOGI;常用的属性（Attribute;例如：判断clk的上升沿if ;VHDL运算符逻辑运算符AND;逻辑操作符;逻辑操作符的应用类型;逻辑操作符的应用例子;关系运算符;关系运算符的应用;数学运算符;注意:上述运算符应用于 int;VHDL中的architect;块标号名:BLOCK[块保护表;利用BLOCK语句描述全加器。;P2:BLOCK BEGI;1位全加器可以用两个半加器及一;Architecture中的p;process例子 A;Process中敏感信号列表的;不符设计要求的例子;Architecture中的s;Architecture中的s;Architecture中的s;Architecture中的s;并行语句（Concurrent;信号赋值操作符号“=”进行信;带条件的信号赋值语句格式目的信;带条件的信号赋值语句例子 ;带选择的信号赋值语句格式Wit;带选择的信号赋值语句例子ENT;并行语句（总结）When-el;顺序语句（Sequential;顺序执行语句If 语句case;IF语句 IF语句的书写;第三种格式(多分支结构) ;If 语句例子ENTITY ;Case 语句格式Case 表;原则 : 1、完全性:表达式所;Case 语句例子ARCHIT;几种语句的比较 语句Wit;顺序执行语句和并行处理语句顺序;终点! 起点!;Wait语句书写格式 ;process（a，b） ;For loop 语句格式注意;While 语句格式while;While 语句例子While