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基于环形压控振荡器的电荷泵锁相环设计 　　摘 要：在阐述了电荷泵锁相环的工作原理、分析和设计方法的基础上，结合环路稳定性和相位噪声两方面因素对锁相环电路进行了建模及分析。介绍了锁相环的系统级参数设计到电路设计的完整流程。首先利用Verilog-A语言建立了一个考虑各电路模块主要非理想因素的较为精确的锁相环行为级模型，然后进行单元电路的设计，考虑了温度变化对环形压控振荡器和锁相环系统的影响并分别进行了温度补偿。采用Cadence公司的Spectre-RF系列软件进行仿真，最后得到的锁相环输出频率范围为150 MHz～350 MHz，相位噪声为-113.8 dBc/Hz（振荡频率为240 MHz，频偏为2 MHz时），均方根抖动为3.65 ps，锁定时间小于3 μs，可为高速数字电路产生低抖动的片上时钟信号。 　　关键词：锁相环；行为级模型；温度补偿；相位噪声 　　中图分类号：TN453 文献标识码：A 文章编号：2095-1302（2016）11-00-04 　　0 引 言 　　锁相环（Phase Lock Loop，PLL）具有数据时钟恢复、消除时钟抖动、频率合成等多种用途。自从1965年PLL集成电路问世以来，PLL设计技术越来越成熟，从分立器件到集成电路，从双极型工艺到CMOS技术[1]。当前PLL的研究热点主要集中在低相位噪声、低杂散、高集成度、低电压、低功耗还有温度补偿等方面。在具体设计时，上述这些因素需要相互折衷以满足特定的应用要求。 　　本文的目的在于设计一个为高速数字电路产生低抖动片上时钟信号的PLL，要求输出的频率范围为150～350 MHz，均方根抖动（jitter_rms）小于5 ps，锁定时间小于3 s。 　　1 PLL系统级建模及设计 　　锁相环是一个反馈系统，本文所采用的三阶电荷泵锁相环主要由鉴频鉴相器（PFD）、电荷泵（CP）、低通滤波器（LPF）、压控振荡器（VCO）和分频器（DIV）组成，其组成如图1所示。PFD将参考信号和分频输出信号两者的相位差转化为开关脉冲以控制CP的充放电，CP再将这种间断的电流提供给LPF，为其进行充放电来增大或者减小压控电压，从而动态控制VCO的振荡频率，使其最终达到平衡，锁定后压控电压保持不变，环路锁定在一个固定的输出频率上。 　　为了在设计过程中及时了解锁相环的整体性能，本文采用基于Verilog-A的行为建模方法，用Verilog-A建立了一个考虑各电路模块主要非理想因素的较精确的行为级模型[2]，包括如下非理想因素： 　　（1）PFD、Divider模块的传输时延和同步相位抖动，信号的上升时间和下降时间[3]。 　　（2）在环路锁定过程中，由于刚开始CP输出压控电压比较小，电流源MOS管还未完全饱和，CP电流随压控电压线性增加直至电流源MOS管饱和，电流值ICP不变，整个过程可以在Verilog-A的行为级代码中用一个分段函数来表示，即 　　（1） 　　其中输出压控电压Vctrl的单位为V，ICP的单位为A，其对应的函数图像如图2所示。 　　（3）环路锁定之后CP充放电流源的电流不匹配，是因为在环路锁定后，由于电荷泵的非理想效应，在inc_high（充电电流源开关MOS管信号）和dec_high（放电电流源开关MOS管信号）同时为高电平（即充放电电流源MOS管同时导通）的导通时间内引入了充放电流不匹配的净电流输出mismatch_current[4]。 　　（4）由于MOS管在关断状态下漏电、低通滤波器中的电容漏电等，所以在行为级模型里，当inc_high和dec_high同时为低电平时，引入漏电流leak_current。 　　（5）VCO的压控增益KVCO与压控电压Vctrl的相关性[5]，即KVCO不再是恒定的常数，其随Vctrl呈现类似抛物线的曲线特征，可以将KVCO随Vctrl的变化等效为一个二次函数，设这个二次函数为y=ax2+bx+c，可在VCO Verilog-A行为模型代码中用这个二次函数来表征KVCO随Vctrl的变化情况，在cadence中仿真电路级VCO模块其压控增益KVCO随Vctrl的变化，取一些离散点导入Matlab中并用二次函数拟合，如图3所示。由图3可以看到拟合出来的二次函数可以较好的模拟实际电路级中KVCO随Vctrl的变化情况。图4所示为考虑各电路模块的非理想因素之后的Verilog-A行为模型PLL与实际晶体管级PLL环路锁定过程中的压控电压Vctrl变化波形图对比，图5所示为图4锁定之后的局部放大图，图6所示为传统Verilog-A行为模型PLL与实际晶体管级PLL环路锁定过程中的压控电压Vctrl变化波形图对比。对比图4及图6可以看出，与传统理想行为模型PLL相比，较精确的行为