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第三章 硬件描述语言VHDL基础 ;3.1 VHDL语言程序的基本结构 实体(Entity)，构造体(Architecture)，配置(Configuration)，包集合(Package)，和库(Library) ;3.1.1 VHDL语言设计的基本设计单元 实体（Entity） 描述此设计功能输入输出端口（Port）；在层次化设计时，Port为模块之间的接口；在芯片级，则代表具体芯片的管脚。 实体说明 ENTITY 实体名 IS PORT（端口名（，端口名）：方向 数据类型名； ： 端口名（，端口名）：方向 数据类型名)； END 实体名； ;基本数据类型： BIT和BIT_VECTOR STD_LOGIC和STD_LOGIC_VECTOR 端口模式;Out与Buffer的区别;构造体 描述设计单元具有的具体功能 结构体有三种描述方式 行为描述(behavioral) 数据流描述(dataflow) 结构化描述(structural) 格式： ARCHITECTURE 构造体名 OF 实体名 IS [定义语句] 内部信号，常数，数据类型，函数等的定义 BEGIN [并行处理语句] END 构造体名； ;构造体中的描述语句 并行语句 : 同时执行 ，在进程语句（PROCESS）的外部。 顺序语句 :按书写顺序执行，在进程语句（PROCESS）的内部 。;3.1.2 构造体的子结构描述 3种形式的子结构描述： BLOCK描述（块描述） PROCESS描述（进程描述） SUBPROGRAMS描述（子程序描述） BLOCK语句描述 格式： 块标号：BLOCK BEGIN ： END BLOCK 块标号； BLOCK内的语句执行顺序：并行执行 ;例如： 二选一电路 ENTITY mux IS PORT (d0,d1,sel: IN BIT; q: OUT BIT); END mux; ARCHITECTURE connect OF mux IS SIGNAL tmp1,tmp2,tmp3: BIT; BEGIN cale:BLOCK BEGIN tmp1=d1 AND sel; tmp2=d0 AND (NOT sel); tmp3=tmp1 OR tmp2; q=tmp3; END BLOCK cale; END connect; ;进程（PROCESS）描述 格式： [进程名]：PROCESS（信号1，信号2，…） BEGIN ： END PROCESS [进程名]； 敏感量： 是PROCESS的输入信号，写在“PROCESS”后面的括号中 当PROCESS所带的敏感量任何一个发生变化时，PROCESS中的语句就会执行一遍。 语句执行顺序：顺序执行。 多进程的关系：并行执行。 ;例如：二选一电路 ENTITY mux1 IS PORT (d0,d1,sel: IN BIT; q : OUT BIT); END mux1; ARCHITECTURE connect OF mux1 IS BEGIN cale: PROCESS(d0,d1,sel) VARIABLE tmp1,tmp2,tmp3 : BIT;--在进程中定义的变量 BEGIN tmp1:=d0 AND sel; --输入端口向变量赋值 tmp2:=d1 AND (NOT sel); tmp3:=tmp1 OR tmp2; q=tmp3; END PROCESS cale; END connect; ;子程序描述 过程 格式 PROCEDURE 过程名（参数1，参数2…） IS [定义变量语句] BEGIN [顺序处理语句] END 过程名； 参数：可以是输入也可以是输出 语句执行方式： 调用者在调用过程前先将初始值传递给过程的输入参数，然后过程语句启动，按顺序自上至下执行过程结构中的语句，执行结束后，将输出值拷贝到调用者的“OUT”和“INOUT”所定义的变量或信号中。 ;例如：求最大值电路 library ieee; use ie