逻辑电路的设计验证讲述.pptVIP

AES时序仿真波形图-输出密文 AES时序仿真波形图-输入密文 AES时序仿真波形图-输出明文 硬件仿真举例:可移动电脑加密机。 可移动电脑加密机样机的主要技术指标： （1）加/解密算法：可移动高性能电脑加密机能够实现AES加/解密算法和RSA加/解密算法。其中，AES是对称密钥分组算法，其密钥、明文和密文分组长度均为128位；RSA是非对称密钥分组算法，其模数、密钥、明文和密文分组长度均为1024位。另外，由于加密芯片采用FPGA实现，因此可以根据应用的需要，方便快捷地更换或升级加/解密算法。 （2）加/解密芯片的性能与规模：可移动高性能电脑加密机中的AES加/解密芯片和RSA加/解密芯片均采用Altera公司Cyclone系列的EP1C12Q240C8 FPGA实现。其中，AES芯片的加/解密速度可达465Mbps(时钟频率40Mhz)，规模为4102个逻辑单元（logic elements）和40960个存储位（memory bits）；RSA芯片的加/解密速度可达7812bps(时钟频率48Mhz)，规模为7271个逻辑单元和5120个存储位。 （3）与电脑的接口：可移动高性能电脑加密机采用USB2.0接口与电脑通信，数据传输率为480Mbps，支持热插拔，可以即插即用。 USB固件下载界面 FPGA配置文件下载界面 发送密钥和S盒数据 发送明文 接收密文 接收解密后的明文 加密机控制软件用户界面 加密机加载文件界面 加密机加密界面 6.2 验证平台编码风格 验证平台通常指一段仿真代码，用来为设计产生特定的输入向量序列，也用来观测设计输出的响应。 一般的HDL语言都支持验证平台的建模。 验证过程需要模仿设计的外部环境，为设计提供输入激励信号，并监视设计的输出信号。 验证平台不需要综合成硬件网表，相对于可综合的编码风格，用于验证的代码对编码风格限制较少。 验证平台相对于设计，往往代码量更大，也更复杂，且因为验证代码没有可综合的要求，所以提倡采用更高抽象层次的描述，如行为级描述，以减少代码工作量，提高仿真速度。 RTL编码风格与验证编码风格的不同。RTL编码要可综合，验证编码仅仅关注行为。见P151例子。 6.3 验证平台模块设计 复杂的验证平台需要清晰的结构。 验证平台的要求：结构化、易维护、可重用。 验证平台一般可分为3个主要部分：激励产生、响应检查和覆盖率收集。 6.3.1 激励产生 激励是赋给电路输入信号的数据。 信号赋值需要遵循一定的时序规则。 为了使信号赋值简洁、高效、整齐，建议采用建立信号赋值任务和调用信号赋值任务的方式实现信号赋值。 * 第6章 逻辑电路的设计验证 验证(verification)是检查设计实现的结果是否达到了设计规范的要求的过程。 这里所指的设计实现的结果，包括功能、性能、规模、功耗等方面的实现结果。 验证是IC设计过程中必不可少的关键步骤，对于保证设计的正确性，提高设计效率具有重要意义。 随着IC规模和设计复杂度的增加，验证工作量也迅速增加，甚至超过设计本身的工作量。 研究IC设计验证的方法具有重要意义。 6.1 验证概述 设计过程是将设计规范转换为设计实现的过程。 从规范到实现是一个从抽象到具体的不断细化的过程，如最初设计描述采用自然语言方式，然后是系统结构级描述、算法级描述、RTL代码、门级网表、晶体管级，最终到物理版图。 验证过程是一个与设计过程相反的过程。它从实现方案开始，验证其是否符合设计规范。 在设计的每一步骤都有验证步骤与之相对应。例如综合前的RTL模型和综合后网表的功能等效性验证。 设计和验证的关系见教材139页图6-1。 6.1.1 验证方法 建立验证方案，详细列出需要验证的功能等项目。 需要有一种度量验证质量的尺度：功能覆盖率和代码覆盖率。 验证方法：基于仿真的验证和形式化验证。 基于仿真的验证依赖于测试向量，设计者给定输入，然后评估输出是否符合规范要求。 形式化验证方法包括等价性验证和模型验证。 等价性验证是指通过分析、对比两个设计，论证两个设计实现的功能是否一致。等价性验证不需要生成测试向量，但必须有一个功能完全正确的参考设计。 模型验证是在一定的约束条件下，遍历设计的状态空间，以数学建模的方式从理论上推导、论证方案实现的正确性。 6.1.2 基于仿真的验证 基于仿真(simulation)的验证可分为软件仿真、硬件加速、硬件仿真三种方式。 软件仿真是最常用的验证方法。 软件仿真通过仿真工具(simulator)对设计的行为进行模拟。 仿真器的输入包括：设计模块和验证平台(testbench)。 面向验证的高层次语言HVL：把高级语言中面向对象的方法及算法级描述同HDL中的并行性和时序结构结合在一起，可以大大提高验证代码的效率。 硬件加速用