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colleagues DC综合流程 浪潮电子信息产业股份有限公司 综合概述 技术库概述 综合基本步骤 提纲 综合概念 ● 逻辑综合：决定设计电路逻辑门的相互连接。 ● 逻辑综合的目的：决定电路门级结构、寻求时序和与面积的平衡、寻求功 耗与时序的平衡、增强电路的测试性。 ● 逻辑综合的过程：Translation 、map 、optimization Translation是指把设计的HDL描述转化为GTECH库元件组成的逻辑电路 Mapping是指将GTECH库元件映射到某一特定的半导体工艺库上，此时 的电路网表包含了相关的工艺参数 Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条 件对电路网表进一步优化的过程 综合库 　　 综合库中定义了operation condition、wire_load model、Gate（输入输出，功能，时序参数，面积等等）； operating_conditions(typical) { process : 1; temperature : 25; voltage : 1.8; tree_type : balanced_tree } 　 wire_load(smic18_wl10) { resistance : 8.5e-8; capacitance : 1.5e-4; area : 0.7; slope : 66.667; fanout_length (1,66.667); } 综合步骤 综合步骤1：源文件准备 源文件的准备主要是检查rtl的书写规范，时钟域划分是否合理，一般有专业的工具进行检查　　　 综合步骤2：指定综合库 ● 目标库设定使用target_library和link_library变量来指定符号库。 ● 符号库设定使用symbol_library变量来指定符号库。 target_library：综合用的目标库，它一般是由生产线提供的工艺相关的库，如slow.db是smic0.18um最坏情况下的目标库。 synthetic_library：综合库，它包含了一些可综合的与工艺无关的IP。 link_library：链接库，DC不使用该库中的cells进行映射，它是DC在读入综合后网表时用来参考的库，RAM,ROM,PAD,macros都应包含在这个库，目标库和综合库也必须包含在其中。 symbol_library：指定的符号库，使用GUI时会调用。 search_path:指明库文件的位置，这样在添加上面的库时就不用写绝对路径。 set target_library typical.db sp018N.db“ 　 综合步骤3：读入源码 　read与analyzeelaborate都可以用来读入RTL代码。推荐使用analyzeelaborate analyzeelaborate允许设计者在设计的GTECH建立之前，首先去分析设计的语法错误和进行HDL代码转换。GTECH由“soft macros” 比如adders, comparators等组成，这些组件来自synopsys 的synthetic lib，每种组件具有多种结构。 Analyze做语法的检查并产生一个“.syn”文件，存储于work路径下的定义的设计库内，可供后来elaborate使用。对于一个analyzed过的设计，只需用elaborate重新输入，节省时间。Read就不行。以下是两个命令的比较：　 不可用 可以进行结构化的操作 Architecture(vhdl) 不能对parameter进行操作 可以对parameter进行操作 Generics(vhdl) 用缺省的设置，不能存储中间结果 用-library选项定义设计库名，存储“.syn”文件 设计库 读网表，设计预编译 综合verilog 或VHDL的RTL设计 用途 verilog 、VHDL、EDIF、db等所有格式 verilog 或VHDL 格式 read analyzeelaborate 类别 综合步骤4：design environment 设计环境包括operating condition、wire load和system i