第三章FPGA结构与配置.pptVIP

3.3 CPLD的结构与工作原理 3.3 CPLD的结构与工作原理 3.3 CPLD的结构与工作原理 3.3 CPLD的结构与工作原理 此接口既可作编 程下载口，也可作 JTAG接口 ALTERA 的 ByteBlaster（MV）下载接口 3.4 FPGA结构与工作原理 3.4.1 查找表 图3-33 FPGA查找表单元内部结构 图3-32 FPGA查找表单元： 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 输出 查黑 找盒 表子 输入1 输入2 输入3 输入4 什么是查找表? 基于查找表的结构模块 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 输入 A 输入 B 输入C 输入D 查找表 输出 16x1 RAM 查找表原理 多路选择器 3.4.2 FLEX10K系列器件 图3-34 FLEX 10K内部结构 . . . IOC IOC IOC IOC . . . . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC 逻辑单元 . . . IOC IOC . . . IOC IOC IOC IOC . . . 快速通道互连 逻辑阵列块 (LAB) IOC IOC . . . 连续布线和分段布线的比较 连续布线 = 每次设计重复的可预测性和高性能 连续布线 ( Altera 基于查找表（LUT）的 FPGA ) LAB LE . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC FLEX 10K系列FPGA结构图 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式 阵列块 (1) 逻辑单元LE 图3-35 LE(LC)结构图 数据1 Lab 控制 3 LE 输出 进位链 级联链 查找表 (LUT) 清零和 预置逻辑 时钟选择 进位输入 级联输入 进位输出 级联输出 Lab 控制 1 CLRN D Q 数据2 数据3 数据4 Lab 控制 2 Lab 控制 4 (1) 逻辑单元LE 图3-36 进位链连通LAB中的所有LE 快速加法器, 比较器和计数器 DFF 进位输入 (来自上一个逻辑单元) S1 LE1 查找表 LUT 进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出 (到 LAB中的下一个逻辑单元) 进位链 查找表 LUT (1) 逻辑单元LE 图3-37 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns (2) 逻辑阵列LAB是由一系列的相邻LE构成的 图3-38-FLEX10K LAB的结构图 (3) 快速通道(FastTrack) (4) I/O单元与专用输入端口 图3-39 IO单元结构图 EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器 EAB 的字长是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 (5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。 图3-40 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲电路 输出宽度8,4,2,1 数据宽度8,4,2,1 地址宽度 8,9,10,11 写使能 输入时钟 * * EDA技术实用教程 第3章 FPGA／CPLD结构与应用 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 概 述 图3-1 基本PLD器件的原理结