第三章FPGA结构与配置重庆科创职业学院.ppt

第3章 FPGA／CPLD结构与应用 3.1 概 述 3.2 简单PLD原理 3.3 CPLD结构与工作原理 3.4 FPGA结构与工作原理 3.5 FPGA/CPLD测试技术 3.6 FPGA/CPLD的编程与配置 3.6.3 Altera公司FPGA和CPLD器件系列 1. Stratix 系列FPGA 2. APEX系列FPGA 3. ACEX系列FPGA 4. FLEX系列FPGA 5. MAX系列CPLD 6. Altera宏功能块及IP核 3.6.4 Altera公司的FPGA配置方式与器件系列 表3-2 Altera FPGA常用配置器件 3.7 CPLD和FPGA的编程与配置 图3-46 10芯下载口 表3-3 图3-46 接口各引脚信号名称 FPGA与CPLD的配置与编程方案 CPLD的编程方案 PC机 JTAG编程端口 CPLD PC机 isp编程端口 CPLD 编程适配电路 编程适配电路 JTAG编程信号：TCK、TDO、TMS、TDI CPLD isp --IN-SYSTEM-PROGRAMMERBALE LATTICE 的isp下载方式 ISP功能提高设计和应用的灵活性 减少对器件的触摸和损伤 不计较器件的封装形式 允许一般的存储 样机制造方便 支持生产和测试流程中的修改 允许现场硬件升级 迅速方便地提升功能 未编程前先焊接安装 系统内编程--ISP 在系统现场重编程修改 此接口既可作编 程下载口，也可作 JTAG接口 ALTERA 的 ByteBlaster（MV）下载接口 FPGA的配置方案 FPGA的3种常用的 标准下载配置模式 1、Passive Serial Mode 3、JTAG Mode 2、Active Serial Mode FPGA配置 JTAG配置端口 FPGA PS配置端口 PC机 配置适配电路 配置器件 或配置电路 AS配置端口 专用FLASH 配置器件 3.7.1 CPLD的JTAG方式编程 图3-47 CPLD编程下载连接图 TCK、TDO、TMS、TDI为CPLD的JTAG口 对CPLD编程 图3-48 多CPLD芯片ISP编程连接方式 3.7.1 CPLD的ISP方式编程 3.7.2 使用PC并行口配置FPGA 图3-49 FLEX10K PS模式配置时序 图3-50 多FPGA芯片配置电路 FLEX、ACEX、APEX等系列 FPGA器件配置连线图 注意： 1、不要忘了将多片配 置 控制信号nCE 引 脚接地！ 2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！ FLEX、ACEX、APEX系列FPGA 配置电路 FPGA Passive Serial Configuration 被动串行配置模式 10针标准 配置/下载接口 通过配置电路后 与PC机的并行 接口相接 对FPGA配置 方案1:PS端口直接配置 主系统通用 10针标准 配置/下载接口 目标板10针标准 配置接口 PIN1 OTP配置器件插座 图3-51 FPGA使用EPC配置器件的配置时序 3.7.3 用专用配置器件配置FPGA 图3-52 FPGA的配置电路原理图 OTP配置器件： EPC1441、EPC1、EPC1213等 方案2:PS端口OTP专用器件配置 缺点： 1、芯片价格高。 2、只能一次编程。 3、可配置的FPGA规模小，不能用于SOPC系统配置。 4、无法用于实时多任务重配置 FPGA的OTP配置器件 使用方法 选择Global Project Device…项 编译前选择配置器件 注意，被编译文件的工程名为“DAC”， 因此，其配置文件名应该为“ DAC . POF ” 对于低芯核电压FPGA （如EP1K30），需选择此 项，电路中的配置芯片 应该接3.3V工作电压。 选择配置芯片的型号为EPC1PC8 选择PS模式 3.3 CPLD结构与工作原理 (4) 可编程连线阵列 (5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 图3-30 PIA信号布线到LAB的方式 (6)I/O控制块 图3-31-EPM7128S器件的I/O控制块 3.4 FPGA结构与工作原理 3.4.1 查找表 图3-33 FPGA查找表单元内部结构 图3-32 FPGA查找表