计算机系统结构中的流水线设计与测试.pdfVIP

园盟国团磁圈 2014年第 13卷第21期 计算机系统结构中的流水线设计与测试 口蔡冬玲 冯 刚 郑伦川 【内容摘要】本文针对计算机系统结构中的“流水线”处理问题，使用硬件描述语言设计了一个实验，包括FIFO接 口、FIFO模 块、ALU和测试环境的设计等。该实验有助于对流水线工作原理的理解，锻炼了学生根据教材 内容使用先进的描 述手段进行硬件设计开发的能力。 【关键词】计算机系统结构；流水线；硬件描述语言；实验设计 【基金项目】本文为重庆市教改重点项目(编号：142082)研究成果。 【作者简介】蔡冬玲(1983～)，女，重庆人；重庆科创职业学院讲师；研究方向：程序设计、物联网应用技术 冯刚，郑伦川；重庆科创职业学院 《计算机系统结构》是计算机科学与技术学科中的一门 由全局单相时钟CP控制。ALU可以完成两个操作数的加、 重要专业课 ，许多概念和原理性的内容没有配以形象直观的 减、乘和除运算，数据来 自输入 FIFO。 实验教学，学习起来比较抽象。随着超大规模集成电路工艺 FIFO和ALU的输入输出等效接 口如图1所示。执行过 和技术的发展，现场可编程 门阵列(FPGA)已经被广泛应用 程按照从左 向右的顺序 ，通过 SPACELEFr—OUT信号，ALU 于系统芯片设计和生产领域。设计师可以用硬件描述语言 和FIFO信号被告知送前级取数据。然后前级通过设定 WORK 来设计硬件或软硬件结合系统的行为和结构，并通过EDA开 _ IN信号将新数据写入到 DATA—IN上。UNIT在 CP 发平台中的工具来验证其设计的功能和时序的正确性 ，最终 时钟中读取数据。在 CP的下降沿，WORK—IN信号被复位。 SPACELEFF 将设计配置到FPGA中进行现场的硬件仿真。由于 目前 FP— — OUT只有在 CP为0时才变化。类似地，UNIT GA的工艺和规模 已经能够支持在其上实现一个具有较强处 只有在得到SPACELEFT—IN信号的有效指示 ，表示可以读之 理能力、存贮能力和 I／O能力的复杂计算机系统，因此我们 后，才能向下一级写数据。 可以将传统意义上难以实现的 《计算机系统结构》课程实验 二、FIFO模块设计 用过 “硬件描述语言+FPGA”来完成。 当WORK_IN和CP信号有效时，FIFO从 DATA—IN读取 本文使用VerilogHDL设计一个包含输入 FIFO、ALU和 数据，然后 HEAD地址 自加。这个数据首先通过设定 READ 输出FIFO的三级流水线。既可以通过EDA仿真工具进行结 信号来保存 ，然后在时钟 CP的下降沿 自加 HEAD地址值。 果的观察和分析 ；也可以将设计描述编程 (配置)到FPGA芯 HEAD不能在CP为高电平时自加，以防止在同一周期DATA— 片中，通过对 I／O引脚信号的施加和观察来完成实验。 IN信号的变化会再一次非法地触发HEAD自加。用同样的方 一 、 FIFO接 口设计 法将数据写入到其中。如果 FIFO非空(HEAD!=TAIL)，且 流水线将数据输入FIFO并做变量分级，在 ALU不忙时 如果下一个单元空闲(SPACELEFF)，数据就可以写入；这个过 送人其运算 ，运算完成后将数据送到输出FIFO中。流水线 程由信号WRITE记录。在下一个CP下降沿，TAIL自加。 应中等直径单层壁或多层壁孔。精镗可达精度 IT7，表面粗 镗大孔的加工形式 ，所以本机床采用卧式移动工作台两工位 造度 Ra1．6微米。所以本设计采用刚性主轴、精密夹具。 形式。被加工零件安装在两工位移动工作台上，能在不同工 镗孔组合机床，应注意精加工后孔的表面是否允许退刀