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FPGA复位设计的关键问题分析

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徐菲李卓群陈亚都徐梓雲张瑶

摘要在FPGA（fieldprogrammablegatearray）设计中，复位是确保系统正确初始化和稳定运行的关键环节。

因此，文章聚焦于FPGA中常用复位方法的时序性能展开深入分析，并结合实例分析了不同复位设计方

法对AMD和Altera的FPGA资源使用率的影响。其次，对FPGA复位设计中的复位信号来源进行分析，

剖析了跨时钟域时使用异步复位同步释放方式的实现原理。针对复位信号高扇出问题，提出基于复位信

号分层驱动的优化策略。并对子模块的复位设计进行了分析并提出解决方法，确保了复位信号的同步性

和可靠性。

关键词复位；FPGA；异步复位同步释放；复位来源；高扇出

doi：10.3969/j.issn.1672-9528.2025.06.038

0引言②所示，如果使用了门控时钟，在复位有效的时候时钟可能

还处在静止状态，导致电路不能复位。

FPGA（fieldprogrammablegatearray）以其灵活性、定

制性、可重配性、可扩展性和并行处理能力[1-2]得到了越来

越广泛的应用。随着系统功能越来越复杂，对复位设计的要

求也越来越高。由于不同的FPGA厂商对其触发器、Block

图1同步复位失效场景

RAM的上电默认状态不统一，FPGA需要通过复位使电路处

于一个已知的状态，确保逻辑电路同步工作。此外，复位可1.2异步复位

以使系统发生问题后，能够恢复到正常状态。异步复位信号不受时钟信号的控制，当复位信号到来时

不同的复位方式对FPGA的时序性能和资源使用率影响立即进行复位操作。

不同，进而影响到整个系统的功能和性能。因此对FPGA复异步复位响应速度快，但是易受毛刺干扰，而且若复位

位设计中的关键问题进行分析，对保证系统的稳定性和可靠信号的释放时刻和时钟边沿接近，很容易使寄存器的输出产

性具有重要的意义。生亚稳态。此外，由于存在时钟偏移，异步复位信号经过不

同路径到达各个寄存器的时间不同，可能导致亚稳态或复位

1常用复位方法时序分析

的实际释放时刻不同[4]。如图2所示，复位信号rst_n经过不

1.1同步复位同的路径到达触发器的时间不同，rst_n_path1在时钟沿2之

同步复位时，只有当时钟沿采集到同步复位信号的有效前释放，满足恢复时间；rst_n_path2刚好在时钟沿2上释放，

电平时，才会在时钟沿到达时刻进行复位操作[3]。可能导致亚稳态；rst_n_path3在时钟沿2之后释放，此时比

在时序方面，同步复位是同步时序电路，有利于时序约rst_n_path1和rst_n_path2晚释放一个时钟周期，导致一部分

束和时序分析。同时，由于同步复位只在有效的时钟边沿到