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3.电路设计交通控制系统顶层原理图如图11.2.6所示,它主要由4MHz分频器（DEVIDE4M）模块、控制器（CONTROL）、45秒倒计时计数器（M45）模块、7字段译码器（SEG7）模块组成。4MHz分频器和7段译码器的设计可参照例10.6.14和例10.6.4，下面主要介绍控制器和倒计时计数器M45的设计方法。第30页，共77页，星期日，2025年，2月5日图11.2.6交通控制系统顶层原理图第31页，共77页，星期日，2025年，2月5日1)控制器的设计控制器CONTROL的逻辑符号如图11.2.7所示。其中，CLK为时钟输入信号；HOLD为紧急制动信号；ARED、AGREEN、AYELLOW分别为东西方向驱动红灯、绿灯、黄灯指示的输出信号；BRED、BGREEN、BYELLOW分别为南北方向驱动红灯、绿灯、黄灯指示的输出信号。控制器按照图11.2.5所示的状态转移图控制系统的时序，即各方向红、绿、黄灯的亮、灭时间。第32页，共77页，星期日，2025年，2月5日图11.2.7控制器的逻辑符号第33页，共77页，星期日，2025年，2月5日控制器的VHDL描述文件control.vhd如下：libraryieee;useieee.std—logic—1164.all;useieee.std—logic—unsigned.all;entitycontrolisport(clk,hold:instd—logic;ared,agreen,ayellow,bred,bgreen,byellow:outstd—logic);endcontrol;architecturebehaviorofcontrolistypestate—typeis(s0,s1,s2,s3,s4);signalcurrent—state,next—state:state—type;signalcounter:std—logic—vector(6downto0);第34页，共77页，星期日，2025年，2月5日beginsynch:processbeginwaituntilclk′eventandclk=′1′;ifhold=′0′then当紧急制动信号有效时，计数器停止计数counter=counter;else当紧急制动信号无效时，计数器进行周期为90s的计数ifcounter89thencounter=counter+1;elsecounter=(others=′0′);endif;endif;endprocess;第35页，共77页，星期日，2025年，2月5日process状态机的状态转移描述beginwaituntilclk′eventandclk=′1′;current—state=next—state;endprocess;state—trans:process(current—state)begincasecurrent—stateiswhens0=ifhold=′0′then next—state=s4;elseifcounter39thennext—state=s0;第36页，共77页，星期日，2025年，2月5日elsenext—state=s1;endif;endif;whens1=ifhold=′0′thennext—state=s4;elseifcounter44thennext—state=s1;elsenext—state=s2;endif;endif;whens2=第37页，共77页，星期日，2025年，2月5日ifhold=′0′then next—state=s4;elseifcounter84thennext—state=s2;else