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UART程序设计
clk_b
send
busy
tx_p
1
moduletx(clk,rst,data,send,tx,busy);
inputclk,rst,send;//总线时钟，复位，发送允许
input[7:0]data;//要发送的数据
outputregtx,busy;//发送驱动管脚，发送忙指示
parameterbd=100000000/9600;//产生波特率尖脉冲部分
regbdclk;
integerbdclk_cnt;
always@(posedgeclk)begin
if(rst)beginbdclk_cnt=0;bdclk=0;end
elseif(bdclk_cnt=bd)beginbdclk_cnt=0;bdclk=1;end
elsebeginbdclk_cnt=bdclk_cnt+1;bdclk=0;
end
2
//状态机发送部分
reg[1:0]status;//状态寄存器
reg[3:0]bit_cnt;//发送位计数器
always@(negedgeclk)//用时钟负脉冲发送，因为bdclk是正脉冲产生的，负脉冲检测bdclk电平稳定
begin
if(rst)begintx=1;busy=0;status=2b00;bit_cnt=4b0000;end
elseif(bdclk)begin//波特率时钟有效才执行
case(status)
2b00:if(send)beginstatus=2b01;busy=1;tx=0;bit_cnt=bit_cnt+1b1;end
elsebeginstatus=2b00;busy=0;tx=1;bit_cnt=0;end
2b01:if(bit_cnt9)beginstatus=2b01;busy=1;tx=data[bit_cnt-1];bit_cnt=bit_cnt+1b1;end
elseif(bit_cnt==9)beginstatus=2b01;busy=1;tx=1;bit_cnt=bit_cnt+1b1;end
elseif(bit_cnt==10)beginstatus=2b10;busy=0;tx=1;bit_cnt=0;end
2b10:if(send)beginstatus=2b10;end
elsebeginstatus=2b00;end
endcase
end
end
endmodule
moduletx_tb();integercnt;
regclk,rst,send;always@(posedgeclk)//产生send信号模拟按键
reg[7:0]data;begin
regtx,busy;if(rst)cnt=0;
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