2021年度哈工大数电大作业三模式状态机.docVIP

Harbin Institute of Technology 三模式逻辑控制电路 课程名称： 数字电子技术基本 院 系： 电气学院 班 级： 姓 名： 学 号： 哈尔滨工业大学 1、设计规定 运用Verilog HDL设计一种逻辑控制电路，用于对某备进行模式切换控制，设备模式共三种，控制方式为： a) 直通模式：高电平为直通有效，接地为直通无效； b) 跳频模式：接地为跳频模式有效，高电平跳频无效； c) 调谐模式：接地为调谐模式有效，高电平调谐无效。 设备同一时刻只有且必要有一种模式有效，其她两个无效。为防止同步个模式有效，模式切换之间应有较小延时，运用按键作为三种模式切换输入（按键最佳有消除抖动办法） 2 设计内容 2.1 设计方案 设计一种三状态状态机，分别相应a、b、c三种模式，change作为模式切换变量，din作为输出控制变量。 考虑按键抖动发生在change变化时，如果不采用按键消抖办法，change键按动时，由于发生电平跳动，输出状态也许会多次变化。为理解决这个问题，可以设计一种采集时钟，用来检测change变化，只要时钟频率设计适当，就能在每次change变化时，只使得状态机只变化一次。 2.2 状态转换图 图1 状态转换图 图1 状态转换图 2.3 所使用软件 Xilinx ISE 14.4 2.4 源程序 module three(clk,din,op,change); input clk,din,change; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2b00,S1=2b01,S2=2b10; always@(posedge clk) begin current_state=next_state; end always@(current_state or change or din) begin case(current_state) S0: begin if(change) begin next_state=S1; end else begin next_state=S0; end begin if(din) op=1; else op=0; end end S1: begin if(change) begin next_state=S2; end else begin next_state=S1; end begin if(din) op=0; else op=1; end end S2: begin if(change) begin next_state=S0; end else begin next_state=S2; end begin if(din) op=0; else op=1; end end default: begin op=0; next_state=S0; end endcase end endmodule 2.5 仿真电路图 RTL Viewer仿真电路如图2所示： 图2 图2 RTL Viewer仿真电路图 Technology Map Viewer仿真电路如图3所示： 图 图4 Technology Map Viewer仿真电路图 2.6 Test Benches程序 module threetest; // Inputs reg clk; reg din; reg change; // Outputs wire op; // Instantiate the Unit Under Test (UUT) three uut ( .clk(clk)， .din(din)， .op(op)， .change(change) ); initial begin #1 clk=0; #1 din=0； #10 din=0; change=0; #10 din=1; #5 change=0; #10 din=0; #5 change=0; #10 din=1; #5 change=0; #10 din=0; #5 change=1; #5