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Verilog HDL语法要点姓名：学校：建筑学院知识点标识符数字和字符串与C语言的比较编译引导语句与C语言的比较区别-C语言的程序调用函数是没有延时特性的，一个函数是惟一确定的，对同一个函数的不同调用是一样的。-VerilogHDL中对模块的不同调用是不同的，即使调用的是同一个模块，必须用不同的名字来指定。-C语言是目前世界上应用最为广泛的一种编程语言-Verilog 语言只是针对硬件描述的，在别处使用（如用于算法表达等）并不方便-C程序是按行依次执行属于顺序结构。-VerilogHDL描述的硬件是可以在同一时间同时 运行的，属于并行结构。单行注释：//**********相同点CD多行注释：/* ---------*/数字和字符串常数可以用十进制表示也可以用科学浮点数表示010132e-402024.1E30303整数可以标明位数也可以不标明位数实常数03位数基数 值0164hff0102020103字符串010203用“”括起来的一行字符串，换新一行用“\n”字符在字符串中可以使用c语言中的各种格式控制符字符串中的数值形式控制符字符串用于表示命令内需要显示的信息标识符标识符VerilogHDL语言是大小写敏感的，比如mlr和MLR是两个不同的标识符模块名、端口名和实例名都是标识符标识符必须以英语字母或者_起头，其中可包括数字、下横线等标识符最长可以达到1023个字ATADATADATADATA关键词一般都是小写合法的busa_indexshift_reg_b非法的34netn@163不能用数字开头不能含有非字母符号@特殊标识符 #initial begin #10 rst=1; #50 rst=0; endnot #1 not1(nsel,sel); and #2 and2(al,a,sel);参数类型变量模块实例引用中表示参数传递过程赋值语句时表示延迟门级实例引用时表示延迟特别的标识{A,B}Top.\4inst.net2\bus+index\~#@sel编译引导语句04常用的编译引导有：`define`include`timescale`uselib`resetall03`resetall把所有设置的编译引导恢复到缺省02编译引导语句一直有效01编译引导语句以`开头Verilog HDL语法要点
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