vhdl 2位十进制计算器实验报告（完成版）.docVIP

PAGE 1 简易计算器设计 电信082班 （合作者：电信082班） 指导教师： 2010- （目录） 设计要求与计数指标（1） 实验方案（1） 系统软件设计（1） 系统调试（7） 附录一（8） 设计任务与要求(或技术指标) 1.1 设计任务： 简易计算器设计 1.2 技术指标： 1）实现最大输入两位十进制数字的四则运算（加减乘除） 2）能够实现多次连算（无优先级，从左到右计算结果） 3）如 12+34×56-78÷90+9=36.75 4）最大长度以数码管最大个数为限，溢出报警 5）有正负数区分 6）除法不能除尽时小数保留2位有效数字 2 方案 用基于Quartus II的CPLD,FPGA方法实现。 3 系统软件设计  1)输入控制器模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity anjian is port( qiehuan,mai_s,mai_f,shu1,shu0,fuhao_in,clear,ok: in std_logic; shu_show: out unsigned(7 downto 0); fuhao_out:out unsigned(1 downto 0); fuhao_show:out unsigned(1 downto 0); shu_suan:out unsigned(7 downto 0) ); end anjian; architecture behave of anjian is signal shu_1,shu_0:unsigned(3 downto 0); signal fuhao:unsigned(1 downto 0); begin process(qiehuan,mai_s,mai_f,shu1,shu0,fuhao_in,clear,ok) begin if(clear=0)then shu_1=0000; else if(fuhao_in event and fuhao_in=1)then fuhao=fuhao+1; end if; if(shu1 event and shu1=1)then if(shu_1=9)then shu_1=shu_1-9; else shu_1=shu_1+1; end if; end if; if(shu0event and shu0=1)then if(shu_0=9)then shu_0=shu_0-9; else shu_0=shu_0+1; end if; end if; shu_show=shu_1shu_0; fuhao_show=fuhao; if(mai_s event and mai_s=1)then shu_suan=shu_1*1010+shu_0; end if; if(mai_f event and mai_f=1)then fuhao_out=fuhao; end if; end if; end process; end behave; entity anjian 2）运算器（实现加法、减法、除法） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity yunsuan is port( fuhao_in: in unsigned( 1 downto 0); shu_suan:in unsigned(7 downto 0); clear: in std_logic; shu_answer: out unsigned(35 downto 0); chuf_en: out std_logic; zhengf_out:out std_logic; entity yunsuan answer_in: in unsigned(35 downto 0); --error:out