C2000 编程与时钟控制系统.ppt

定期地由用户去 * WDCHK 2-0是一个校验，这三位必须写1 0 1，否则看门狗会立即复位 图中电路是异或门 CLR=1时清零计数器 写入其他任何值将产生看门狗复位信号 * * MAP文件是CCS软件编译后产生的有关DSP用到所有程序、数据及IO空间的一种映射文件。 volatile 的字段不受编译器优化 #ifdef 预编译条件 振荡器、锁相环主要为CPU及其它外设提供可编程的时钟，图可见，CPU和多个外设都需要提供时钟 看门狗可以监控程序的运行状态，提高系统可靠性。 书上这个图的“SOC”标错了，应该是“OSC” oscillator 时钟模块的两种模式 如果使用片内振荡器，则需要在X1/XCLKIN和X2两个引脚之间加一个石英晶体，一般频率是30M。 图中是使用片内 方式 PLL禁止就是“—XPLLDIS“为0, PLL使能就是“—XPLLDIS“为1 针对不同的外设再次进行分频 通常称为锁相环的倍频系数，一般是0.5倍到5倍 寄存器就是PCLKCR 针对不同的外设再次进行分频 外设有低速和高速之分 注意这张表，分别对于高速时钟和低速时钟，参见书表6.5和表6.4 时钟单元寄存器 P98 28335芯片内的晶振与锁相环结构图 XPLLDIS crystal PLL Clock Module 4-bit PLL Select X1 /CLKIN X2 XTAL OSC Watchdog Module /2 PLLCLK OSCCLK ? C28x Core CLKIN MUX XF_XPLLDIS 1 0 SYSCLKOUT HISPCP LOSPCP HSPCLK LSPCLK ? ? DIV3 DIV2 DIV1 DIV0 Clock Frequency (CLKIN) 0 0 0 0 OSCCLK x 1 / 2 (PLL旁路) 0 0 0 1 OSCCLK x 1 / 2 0 0 1 0 OSCCLK x 2 / 2 0 0 1 1 OSCCLK x 3 / 2 0 1 0 0 OSCCLK x 4 / 2 0 1 0 1 OSCCLK x 5 / 2 0 1 1 0 OSCCLK x 6 / 2 0 1 1 1 OSCCLK x 7 / 2 1 0 0 0 OSCCLK x 8 / 2 1 0 0 1 OSCCLK x 9 / 2 1 0 1 0 OSCCLK x 10 / 2 PLLCR bits 3:0 4位DIV因子 bits 15:4 保留 1、PLL旁路 2、PLL使能 通常使用 PLL 使能模式，采用 30M 晶振给 2812提供时基，此时CPU最大时钟频率？ C28x的Osc / PLL 时钟模块 当PLLCR 的DIV 位被设置成最大值1010时，CPU 时钟达到150MHz，即最大时钟频率。 OSCCLK * 10 / 2 = 30M * 10/2 =150M 低功耗模式 PCLKCR(外设时钟控制寄存器)是用来允许或禁止各个外设模块的时钟，当外设要使用时就必需将其时钟允许，这样外设才能使用；而若不需使用的外设，可以将其关掉，可以达到节省功率的作用。 外设时钟控制寄存器PCLKCR 外设时钟控制寄存器PCLKCR Module Enable Clock Bit 0 = disable 1 = enable 0 reserved reserved 1 2 3 4 5 6 7 EVA ENCLK EVB ENCLK reserved ADC ENCLK reserved reserved ECAN