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本科生期末试卷十四答案 一、选择题 1．C 2．C 3．B 4．B 5．C 6．B 7．A C D 8．A C 9．B 10．D 二、填空题 1．A．内存 B．外存 C．内存 2．A．高速性 B．先行 C． 阵列 3．A．瞬间启动 B．存储器 C．固态盘 4．A．指令周期 B．布尔代数 C．门电路和触发器 5．A．指令寄存器IR B．程序计数器PC C．内存地址寄存器AR 三、解：浮点乘法规则： N1×N2=(2j1×S1)×(2j2×S2)=2(j1+j2)×(S1×S2) 阶码求和：j1+j2=0 尾数相乘：符号位单独处理，积的符号位=0⊕0=0 0.1001 ×0.1011 1001 1001 0000 1001 0. 011 00011 尾数规格化、舍入（尾数4位） N1×N2=(+02=(+0.1100)2×2(-01)2 四、解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95 主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5 访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns 五、解：指令格式与寻址方式特点如下： 二地址指令，用于访问存储器。操作码字段可指定64种操作。 RS型指令，一个操作数在通用寄存器（共16个），另一个操作数在主存中。 有效地址可通过变址寻址求得，即有效地址等于变址寄存器（共16个）内容加上位移量。 六、解：从流程图B14.1看出，P（1）处微程序出现四个分支，对应四个微地址。为此用OP码修改微地址寄存器的最后两个触发器即可。在P（2）处微程序出现2路分支，对应两个微地址，此时的测试条件是进位触发器Cj的状态。为此用Cj修改μA2即可。转移逻辑表达式如下： μA0=P1·T4·IR6, μA1=P1·T4·IR7, μA2=P2·T4·Cj。由此可画出微地址转移逻辑。如图B14.3所示。 图B14.4 七、解：当扫描仪和打印机同时产生一个事件时，IRQ上的请求是扫描仪发的。因为这种链路排队的设备只有当其IEI高时，才能发出中断请求，并且该设备有中断请求时其IEO为低，因此其后的设备就不可能发出中断请求信号。但是若扫描仪接口中的屏蔽触发器被置位即被屏蔽，则IEO上的请求信号将是打印机发出的。 八、解：2400转 / 分 = 40转 / 秒 平均等待时间为：1 / 40 × 0.5 = 12.5（ms） 磁盘存取时间为：60 ms + 12.5ms = 72.5ms 数据传播率： Dr = r N , N = 96K bit , r = 40转 / 秒 Dr = r N = 40 × 96K = 3840K (bit/s) Ｃ４Ｃ Ｃ４ Ｃ１ Ｃ２ Ｃ３ Ｔ１ Ｔ２ Ｔ３ Ｔ４ １　２　３４　５　６　７８　９ φ CPU周期 CPU周期 图B14.5 如上图中主要电路是一个环形脉冲发生器，它采用循环移位寄存器形式。 其中T1—T4是四个输出节拍脉冲，根据已知条件，其译码逻辑表达式为： T1=C1·2 T2=C2 ·3 T3=C3 ,T4=1 具体的波形图如图B14.5所示。 十、解：PCI总线结构框图如图B20.3所示： 图B14.6 PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。 HOST总线：该总线又称CPU总线、系统总线、主存总线等，它不仅连接主存，还可以连接多个CPU PCI总线：连接各种高速的PCI设备。PCI设备可以是主设备也可以是从设备，或者兼而有之。系统中允许有多余的PCI总线。它们可以使用HOST桥与HOST桥总线相连，也可以使用PCI/PCI桥与已经同HOST桥连接的PCI总线相连。从而可扩充整个系统的PCI总线负载能力。 LAGACY总线：可以是ISA、EISA、MCA等性能较低的传统总线，以便充分利用市场上现有的适配器卡，支持中低