《数字逻辑应用与设计》课件chapter5.pptVIP

Chapter 5: Latches Flip-Flops Chapter 4: Sequential Circuits (Sections 4.1 -- 4.3) CHAPTER 5 FLIP-FLOPS, SIMPLE COUNTERS, AND REGISTERS 触发器、简单计数器和寄存器 5.1 时序电路模型 数字逻辑：组合逻辑和时序逻辑 例子：串行加法器－全加器、存储电路 时序电路在电路结构上的特点：（1）包含组合电路和存储电路两个组成部分，而存储电路是必不可少的；（2）存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。 时序逻辑扩展了组合逻辑的功能，具有存储和检索二进制信息的能力。 时序：事件按时间排序，并被时间分隔，事件的时间分隔需要使用存储元件。 5.1 时序电路模型（续） 5.1 时序电路模型（续） 通用时序电路模型的几个子集 通用时序电路模型的几个子集 通用时序电路模型的几个子集 Clock Signal S’R’ 锁存器(NAND version) S’R’ 锁存器(NAND version) SR锁存器 (NOR version) SR 锁存器 (NOR version) S’R’ Latch Simulation Master-Slave Flip-Flops（主从触发器） Edge Triggered Flip-flops（边沿触发器） T 触发器 T 触发器 Characteristic equations compare 5.4 简单计数器（续） Devide by 2,4,8 Counters（异步） Simple counters Simple counters Johnson Counter Page 204: Figure 5.64（四位Johnson计数器） Johnson Counter Page 204: Figure 5.65 Ring Counter（循环计数器） Page 204: Figure 5.66, Figure 5.67 Ring Counter Page 205: Figure 5.67 5.5.3 用译码计数器的输出生成控制信号 用计数器实现下面的控制信号: 5.5.3 用译码计数器的输出生成控制信号 E1 = f(Q3,Q2,Q1,Q0) = m(2,3,8,9,10,11) E2 = f(Q3,Q2,Q1,Q0) = m(5) E3= f(Q3,Q2,Q1,Q0) = m(9) 5.5.3 用译码计数器的输出生成控制信号 E1 = Q3Q2’ +Q2’Q1 E2 = Q3’Q2Q1’Q0 E3 = Q3Q2’Q1’Q0 5.5.4 计数器应用：数字时钟 Homework P237～P241： 4， 5，6 ，12，18 ，33 带时钟的J-K 触发器 CP J K Q Q’ 带时钟的J-K 触发器 选通J-K 锁存器的抖动 See Figure 5.21 Master-Slave Flip-Flops（主从触发器） 设计主从触发器的目的：防止由于输入端出现的假电平而引起触发器输出的随意改变。 将两个触发器串接起来就可以构成主从式触发器，每个触发器由公共时钟驱动。 主、从触发器的隔离：当时钟输入为正边沿（上升沿）时，主触发器改变状态；当时钟输入为负边沿（下降沿）时，从触发器改变状态。 主从触发器可由J-K、R-S、T和D触发器构成，基本核心是RS锁存器。 图5-27 J-K Master-Slave Flip-Flops Master-Slave Flip-Flops（续） 工作特点： （1）当CLK=1时，CLK’=0，主触发器工作，接收输入信号。从触发器被封锁，保持原状态不变。 （2）当CLK由1跃变到0时，即CLK＝0，CLK’=1时，主触发器被封锁，输入信号不再影响主触发器的状态，从触发器接收主触发器输出端的状态。 CP下降沿到来时从触发器按照主触发器的状态翻转，所以主从触发器输出端状态的改变只发生在CP的下降沿。 CP J K Q m Qs JK master-slave Flip-Flops（续） JK master-slave Flip-Flops（续） CP J K Q m Q JK master-slave Flip-Flops（续） 注意：在Qn=0时主触发器只能接受置1输入信号，在Qn=1时主触发器只能接受置0输入信号。其结果就是在CP=1的整个期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。 在CP=1期间输入信号发生过变化以后，CP下降沿到达时从触发器的状态不一定能按此刻