Intel 8254计数器.docVIP

PCL-836卡上含有4个Intel 8254可编程计数/定时器， 每片Intel 8254提供3个独立的16位计数器，高达10MHz的输入频率， 8254逻辑框图 D7~D0：双向三态数据总线，与系统数据总线连接； CLK0~CLK2：计数器0~2的时钟输入 OUT0~OUT2：计数器0~2的时钟输出 GATE0~GATE2：计数器0~2的的门控输入；高电平有效 ：写控制信号；低电平有效 ： 读控制信号；低电平有效 ：片选信号；低电平有效 A1,A0：0~2计数器或控制字寄存器选择信号； A1 A0 选择 0 0 计数器0 0 1 计数器1 1 0 计数器2 1 1 控制字寄存器 计数器内部逻辑框图 (0 ~ 2)计数器包括：8位控制字寄存器、状态寄存器、状态锁存器、控制逻辑器、16位计数初值寄存器(Counter Register，CR)、16位可预设初值减1计数器(Counter Element,CE)和16位输出锁存器(Output Latch,OL)。 3个计数器是完全独立的，可以工作在不同的模式。计数器(0 ~ 2)作定时器用：其CLK端上的输入脉冲应是标准的、精确的；作计数器用：对其CLK端上的脉冲计数，脉冲宽度可以不等。采用减一计数器，为0时，从OUT端上输出一个脉冲。定时时间 = 时钟脉冲周期×预置的计数初值? CLK 计数脉冲或标准脉冲输入端 OUT 计数值为0时输出一个脉冲 GATE 允许端，当GATE=1时允许计数 CPU向8254 控制字寄存器写入控制字后,即对其初始化之后, 8254 才能正常地工作。写入控制字后,所有控制逻辑电路将立即复位,输出端OUT立即进入初始状态。接着向计数器的计数初值寄存器中写计数初值，在写入初值后, 需要经过一个时钟脉冲后, 计数器才开始在脉冲下降沿进行减1计数。通常在时钟脉冲的上升沿时，门控信号GATE被采样。 当A1,A0=11时，控制字寄存器被选择，控制字寄存器中的SC1,SC0则决定着(0 ~ 2)计数器中哪个会被选中以写计数初值。 计数初值可以在任何时刻载入，而不影响计数器的编程模式。如果要载入两个字节的计数值，则在其间不允许发送控制字命令，否则会载入错误的计数值。但如LSB of Count 0-Control Word 2-LSB of Count 1则是允许的。 控制字寄存器的格式为： A1,A0=11，，， D7 D6 D5 D4 D3 D2 D1 D0 SC1 SC0 RW1 RW0 M2 M1 M0 BCD SC1 SC0 工作计数器选择 0 0 计数器0 0 1 计数器1 1 0 计数器2 1 1 回读命令 RW1 RW0 读/写 0 0 计数器锁存计数值 0 1 读/写计数器的低字节(LSB) 1 0 读/写计数器的高字节(MSB) 1 1 先读/写计数器的低字节，然后再读/写计数器的高字节 M2 M1 M0 工作模式 0 0 0 模式0：计数结束产生中断 0 0 1 模式1：硬件可重触发单稳态二进制编码的十进制Mode 0：当通道处于“Terminal count”状态时产生中断信号。 写入控制字后，OUT初始为低电平； GATE为高时，写入计数值N后，在下一个时钟脉冲的下降沿开始减1计数，此时OUT为低；期间新的计数值写入将导致在下一个时钟脉冲的下降沿开始新的计数值的计数；GATE为低时，写入计数值N后，在下一个时钟脉冲的下降沿被载入，GATE为高时，计数器才开始计数。 当计数值为0时，OUT立即变为高，该上升沿可用来触发中断； 在计数期间，GATE变为低，将暂停计数，并保留当前计数值(比如N-x)，当GATE变为高时，继续减1计数(比如从N-x-1开始)； 不能自动循环载入计数值计数；（自己加） 计数值N一次写入，仅一次有效。? Mode 1：Hardware retriggerable one-shot硬件可重触发单稳态方式Mode 2：Rate Generator这种模式典型地被用来产生实时时钟中断。此时OUT初始时被设置为高电平，并以此持续到计数器的值减到1然后在接下来的期间，OUT管脚将变为低电平，直到计数器的值减，OU管脚又变成高电平计数器的值被自动地重新加载后，然后重复上述过程。 当计数值为1时，OUT变为低，当计数值为0时，OUT变为高，利用计数1—0这个脉冲时间重载初值，立即重新计数，周而复始(计数为0时即为下一次计数N的开始，不用在等下一个时钟脉冲)； 在计数期间，即计数值为0前，如写入新的计数值M，将在本计数周期结束后(即计数为0后)有效，计数器以M计数，即改变输出频率；