山东农业大学《集成电路设计基础》16组合逻辑3.pptVIP

上节回顾 CMOS组合逻辑门动态特性 CMOS组合逻辑门尺寸规划 复杂CMOS门的晶体管尺寸规划 常用逻辑门的逻辑努力 不同逻辑类型本征延时的估计 延时与扇出的关系 设计快速的复合门1: 晶体管尺寸规划 加大晶体管尺寸 只有扇出延时为主时有作用 渐变尺寸规划 设计快速的复合门1: 晶体管排序 将要求速度快的输入靠近输出端 复杂门快速设计3 重组逻辑结构 F = ABCDEF 复杂门快速设计4 插入缓冲器将扇出隔离 有比逻辑 有比逻辑 思路 PDN关断，上拉电阻起作用，VOH＝VDD PDN导通，上拉电阻和PDN分压?比例逻辑 有比逻辑—无源负载 有比逻辑—有源负载 准NMOS 准NMOS实例 4输入与非门 改进的负载—DCVSL DCVSL实例——异或门 传输管逻辑 例子：与门 阈值损失 纯NMOS传输管逻辑 传输管缺陷 阈值损失 传0时Vout=0 传1时Vout=Vgate-Vt 切记：不能做后级NMOS传输管的栅！！ 电阻增大 传0时输入为源端 Vgs=Vdd 传1时输出为源端 Vgs=Vgate-Vout 当Vout上升接近Vgate-Vt时Vgs-Vt很小 平均驱动电流较弱 差分传输管逻辑——CPL 差分传输管逻辑——CPL CPL门特点 互补数据输入 用较少管子实现加法器和异或功能 差分信号极性免去了多余的倒相器 属于静态逻辑，有较好抑噪能力 模块化结构 纯NMOS传输管逻辑 纯NMOS传输管逻辑改进 传输门逻辑 传输门（互补，消除阈值损失） 基于传输晶体管逻辑的电路 动态逻辑 静态vs.动态电路 静态电路 任何时候，通过低阻通路，输出连在VDD或VSS除非在开关的瞬间 任何时候，总是输出布尔函数值,除非在翻转的瞬间 动态电路 依赖高阻节点（电容）暂存信号电荷 结构简单，寄生小，速度快 易受噪声影响 扇入n需要n+2个晶体管(只有一个p管) 动态逻辑门 输出的特性 输出一旦放电后，要等到下一次预充电才能充电 在求值时，输出最多完成一次1-0转换 要么保持为1 要么放电到0，放电后不可能再回到1，直到再次充电 级联问题 在求值时或求值后，输出可以是高阻态，状态1储存在CL上 PDN截止 动态门的特点 逻辑函数仅由PDN完成 –晶体管数目为N + 2（静态互补CMOS：2N） 全幅输出(VOL= GND，VOH= VDD) 器件尺寸不影响逻辑电平 –与比例无关 开关速度更快 –寄生电容小(Cin、Cout) 无短路功耗 –只有漏电和电容功耗 动态门的特点 总的功耗比静态互补CMOS高 VDD和GND之间没有静态电流 无毛刺 较高的翻转概率 Clk上额外的负载 VM、VIH和VIL等于VTn PDN超过VTn开始工作 低的噪声容限（NML） 需要预充电和赋值时钟 动态设计中的问题：漏电 电荷漏电解决方法 动态设计问题2：电荷共享 克服电荷再分配 动态设计问题：时钟馈通 时钟馈通 动态逻辑门的级联 Domino多米诺逻辑 为何称Domino逻辑？ Domino逻辑的特点 只能实现同相逻辑 速度很快 tpHL为0，只存在tpLH 输入电容减小–逻辑驱动需求减小 差分（双轨）Domino逻辑 如逻辑成立，PDN有到GND的低阻通路，Out放电到0 如逻辑不成立，PDN没有到GND的通路，Out高阻，保持为1 主要是亚阈值漏电流 类似传输晶体管中的电平恢复管 CL储存的电荷在CL和CA之间再分配（共享），降低了可靠性 对内部节点进行预充电 采用时钟驱动晶体管 (代价是增加面积和功耗) 在输出Out和输入时钟Clk之间（预充电管），由于栅漏电容导致输出电压超出VDD。时钟的快速上升沿（和下降沿）耦合到输出Out. 电子与通信工程系 4 8 8 4 1 2 2 2 A驱动电容 3Cunit A驱动电容 4Cunit 逻辑努力4/3 逻辑努力5/3 A驱动电容 5Cunit 线性模型 目的：相对静态互补CMOS，减少晶体管数目 NMOS网络＋电阻负载 VOH＝VDD VOL＝VDDRPDN / (RPDN+RL) 不对称响应 有静态功耗 tPLH＝0.69RLCL 上升和下降延时不对称 VTC不对称 面积和负载减小，却存在静态功耗！ 4输入或非门 Differential Cascode Voltage Switch Logic 电平恢复器 使VX迅速拉到高电平 问题：尺寸规划 Out初始为0 A=0，B=0-1时 有比逻辑 MUX XOR 电子与通信工程系 * *