山东农业大学《集成电路设计基础》21 静态时序分析 2.pptVIP

非理想时钟 时钟不理想因素 时钟偏差(Skew) 同一时间点上，不同空间方位的时钟沿的变动, tSK 时钟抖动(Jitter) 同一点上相继的时钟沿随时间的变动; 周期到周期(短期) tJS 时钟偏差skew和抖动jitter 时钟偏差：正偏差和负偏差 正偏差 负偏差 具有反馈的数据通路结构 时钟抖动对时序的影响 Skew 和 jitter共同对于时序的影响 setup Skew 和 jitter共同对于时序的影响 hold 时钟分配 鱼骨型 H树 时钟网格 鱼骨型 时钟偏移大 最节省布线 较少使用 H tree 真实芯片上的H-tree 时钟网格 静态时序分析与动态时序仿真 异步接口 异步问题：违反setup/hold 异步问题：违反setup/hold 仿真中有不定态x 电路的物理世界没有所谓x Data_b到底是何电平？ VDD? GND? Else? 异步问题：违反setup/hold Data_b到底是何电平？ VDD?有可能 GND? 有可能 异步问题：metastibility 第三种可能:metastibility(亚稳态) 采到VDD/2 DFF结构 异步问题：metastibility 倒相器直流传输函数 异步问题：metastibility 亚稳态的仿真 三种可能 导致逻辑出错 同步器synchronizer 再用clk_b采样一次 目的：避免Data_b2出现亚稳态 但Data_b2输出仍是随机的1/0 异步问题：synchronizer 为什么Data_b2不会出现亚稳态？ 有一个周期时间使data_b1退出亚稳态 是否可靠？ 更可靠的设计是再加一级synchronizer，以至无穷？ 有更多稳定时间 代价是更多延时 建议1~2级synchronizer 常用数据同步控制方法 握手协议 两相位握手协议 四相位握手协议 异步FIFO 电子与通信工程系 偏差和抖动都影响有效周期值 抖动为随机误差，偏差包括系统误差与随机误差 抖动主要为瞬态，偏差主要为静态，但都有例外 时钟源引起抖动，时钟网络引起偏差 相当于有效周期增加δ，有利于setup timing 工作频率可由1/T提高到1/(T- δ) 但使Hold timing问题更危险 考虑边沿1和2，有时钟穿通危险 考虑边沿1和2，起点DFF时钟沿落后于终点DFF时钟沿， 避免hold timing问题 但考虑边沿1和4，有效周期缩短δ，使setup timing恶化 工作频率必须由1/T下降到到1/(T+ δ)才可保证逻辑正确 对HOLD有无影响？ 如果两级寄存器被同一时钟驱动，对hold无影响 时钟偏差小 ?设计灵活 ?功耗大 1.不能够验证功能 2.只能够分析同步电路，不能够分析异步电路。 1.基于路径，穷举分析，提取设计中所有路径，覆盖率高 2.不依赖于激励 3.运行速度快 静态时序分析 需要激励，并且规模的增大，向量数量以指数增长，难以达到期望的覆盖率 运行速度慢，在规模大时难以容忍 1.直观 2.能够验证功能 动态时序仿真 缺点 优点 由于现在芯片规模太大，时序仿真耗时是非常恐怖的，现在业界已经放弃将时序仿真作为sign-off的必须的标准 sign-off：集成电路常用的一个词。表示设计方确认设计无误，交由工厂生产。设计完成的标志 设计正确的三个保证手段： 1.功能仿真保证功能正确性 2.静态时序分析保证时序正确性 3.形式化验证保证设计在各个阶段的一致性 如何保证芯片设计正确 输入VDD/2,输出VDD/2也是一个“稳定”状态 GND VDD 电子与通信工程系