K60(Rev6-Ch38-PDB)(中文).pdfVIP

第38 章 可编程延时模块 （Programmable Delay Block，PDB） 注意：有关此模块的特定芯片的实现详细信息实例，请参阅芯片配置一章。 38.1 概述 PDB 可以为内部或外部触发源提供可控制的延时，可以为ADC 的硬件触发 输入或为DAC 的产生提供可编程的间隔。这样就可以为ADC 转换和DAC 输出 的完成提供精确的时间。PDB 模块还可以提供脉冲输出，就跟CMP 模块中的采 样窗口一样。 38.1.1 特性 1．多达15 种输入触发中断源和软件触发中断源 2 ．多达8 路的可配置PDB 通道 一个PDB 模块对应一个ADC 为每个 PDB 通道 ADC 触发器选择一个触发器输出的 ADC 硬件触发 器和多达 8 个预输出 每个输出有一个16 位的延时寄存器 可选的旁路电阻 运行模式有单次触发模式和连续模式 背靠背模式，可以使得ADC 转换完成后触发下个PDB 通道 可编程的延时中断 顺序错误中断 每个触发器有一个通道标志和一个顺序错误标志 支持DMA 3 ．高达8 路的DAC 内部触发源 每个DAC 模块有一个内部触发输出 每个DAC 触发输出有一个16 位的内部延时寄存器 可选旁路延迟时间间隔触发寄存器 可选的外部触发源 4 ．高达8 路的脉冲输出 脉冲输出可以独立的使能或禁止 脉宽可调 注意：PDB 的数量的输入和输出出发是与特定芯片有关的。详细信息请参 阅芯片配置信息。 38.1.2 实现 下面的字母表示触发数量： 1．N-总的可用的PDB 通道数 2 ．n-PDB 通道号，范围0～N-1 3 ．M-每个PDB 通道的总得可用的触发器 4 ．m-触发号，范围0～M-1 5 ．X-总的DAC 内部触发数量 6 ．x-DAC 内部触发号，范围0～X-1 7 ．Y-总的脉冲输出 8．y-脉冲输出号，范围0-Y-1 注意：模块输出的数量触发的核心是与特定芯片的。输出触发执行的核心模 块，请参阅芯片配置信息。 38.1.3 背靠背的确认连接 PDB 背靠背操作确认连接是与具体芯片有关的。关于实现，参考芯片配置 说明。 38.1.4 DAC 外部触发输入连接 DAC 的外部触发输入连接的实现是与具体芯片有关的。详情参考芯片配置 说。 38.1.5 结构图 图38-1 PDB 结构图 38.1.6 运行模式 PDB 的ADC 触发器选择以下模式运行： 禁止模式：假如PDB 没有以可选模式的背靠背方式运行，则计数器关闭， 并且所有触发输出为低电平。 调试模式：当处理器处于调试模式时，计数器暂停计数，为DAC 触发器计 数的计数器在调试模式下也被暂停计数。 使能单次触发模式：使能计数器，当输入触发源的上升沿电平有跳变或者通 过软件触发将SC[SWTRIG]置位时，计数器从零开始计数。在每个通道中，一个 被使能的预触发器声明一次预触发器输出入事件；无论何时任何一个预触发器被 声明，这个触发器的输出都要声明。 使能连续模式：计数器使能而且从零计数。当计数器到达模数寄存器的值时， 从新归零计数。这使源源不断的预触发器 /触发器的输出作为一个单一的触发输 入事件。 使能旁路：当输入触发源电平上升沿跳变，或者软件将SC[SWTRIG]置位时， 预触发和输入触发将立即响应，这就是旁路延时寄存器。有可能旁路任何一个或 多个延时寄存器；因此这个模式可以用于单次触发模式或者连续模式。 38.2 PDB 信号描述 表38-1 PDB 信号描述 信号 描述 I/O 外部输入触发源，如果使能PDB 而且外部输入触发源被选中时，EXTRG 引脚上升 EXT