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2018-03-29 发布于河南
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fpga常用程序例子.doc

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fpga常用程序例子

1. 或门的描述 LIBRARY IEEE; USE IEEE.STD LOGIC 1164.ALL ENTITY or1 IS PORT( a,b: IN STD_LOGIC; y: OUT STD LOGIC); END or1; ARCHITECTURE example1 OF or1 IS BEGIN y=a OR b; END example1; 2. 半加器的描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; so,co:OUT STD_LOGIC); END h_adder; ARCHITECTURE example2 OF h_adder IS BEGIN so=a XOR b; co=a AND b; END example2; 3. 2选1数据选择器的描述 LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY mux21 IS PORT( a,b: IN STD LOGIC; s: IN STD LOGIC; y: OUT STD LOGIC); END mux21; ARCHITECTURE example3 OF mux21 IS BEGIN y=a WHEN s=’0’ ELSE b； END ARCHITECTURE example3； 4. 锁存器的描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY latch1 IS PORT ( d :IN STD_LOGIC; ena :IN STD_LOGIC; q :OUT STD_LOGIC); END latch1; ARCHITECTURE example4 OF latch1 IS SIGNAL sig_save:STD_LOGIC:=‘0’; BEGIN PROCESS (d,ena) BEGIN IF ena=1 THEN Sig_save=D; END IF; Q=sig_save; END PROCESS; END example4; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT(a:IN STD_LOGIC_VECTOR(0 TO 7); y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END coder; ARCHITECTURE example2 OF coder IS BEGIN PROCESS(a) BEGIN IF a(7)=0 THEN y=111; ELSIF (a(6)=0) THEN y=110; ELSIF (a(5)=0) THEN y=101; ELSIF (a(4)=0) THEN y=100; ELSIF (a(3)=0) THEN y=011; ELSIF (a(2)=0) THEN y=010; ELSIF (a(1)=0) THEN y=001; ELSE y=000; END IF; END PROCESS; END example2; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT(s1,s2:IN STD_LOGIC; a,b,c,d:IN STD_LOGIC; z:OUT STD_LOGIC); END mux41; ARCHITECTURE example3 OF mux41 IS SIGNAL s:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN s=s1s2; PROCESS(s1,s2,a,b,c,d) BEGIN CASE s IS WHEN 00 = z = a; WHEN 01 = z = b; WHEN 10 = z = c; WHEN 11 = z = d; WHEN OTHERS = z = X; END CASE; END PROCESS; END; 例1 异步清零十进制加法计数器的描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY cnt10y IS PORT(clr:IN STD_LOGIC; clk:IN ST