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EDA实验 四选一选择器
* * LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY MUX41 IS PORT(S1，S0：IN STD_LOGIC； A，B，C，D：IN STD_LOGIC； y： OUT STD_LOGIC)； END ENTITY MUX41； ARCHITECTURE ART OF MUX41 IS SIGNAL S ：STD_LOGIC_VECTOR(1 DOWNTO 0)； BEGIN S=S1 S0； PROCESS(S，A，B，C，D) IS BEGIN If(sel=“00”) then y=a; Elsif(sel=“01”) then y=b; Elsif(sel=“10”) then y=c; Else y=d; End if; END PROCESS； END ARCHITECTURE ART； 4选1： If语句： 用CASE语句描述4选1多路选择器。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY MUX41 IS PORT(S1，S0：IN STD_LOGIC； A，B，C，D：IN STD_LOGIC； y： OUT STD_LOGIC)； END ENTITY MUX41； ARCHITECTURE ART OF MUX41 IS SIGNAL S ：STD_LOGIC_VECTOR(1 DOWNTO 0)； BEGIN S=S1 S0； PROCESS(S，A，B，C，D) IS BEGIN CASE S IS WHEN 00=y=A； WHEN 01=y=B； WHEN 10=y=C； WHEN 11=y=D； WHEN OTHERS =y=X； END CASE； END PROCESS； END ARCHITECTURE ART； Case语句： 用选择信号赋值语句描述四选一电路 entity mux41 is port(a,b,c,d,s1,s0:in std_logic; y:out std_logic); end mux41; architecture rtl of mux41 is signal sel:std_logic_vector(1 downto 0); begin sel=s1 s0; with sel select y=a when sel=“00” , d when sel=“01” , c when sel=“10” , d when sel=“11”, ‘X’ when others; end rtl;
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