[工学]第7讲Verilog时序电路及状态机设计.pptVIP

备注页 第7讲Verilog时序电路及状态机设计 授课教师：邹兴平 电邮地址：zou_xingping@163.com 主要内容 基本的时序电路 状态机设计 一、常用时序电路设计 时序逻辑单元包括触发器和锁存器，可以用always过程语句描述，也可以用任务实现 对于锁存器，如果采用电平敏感周期行为进行描述，最好使用阻塞语句描述 对于触发器，若采用边沿敏感的周期行为描述，最好使用非阻塞语句描述 1.锁存器 电平触发的存储器单元，跟随输入变化，可能产生毛刺 always@(data or enable) begin If(enable==1) q=data; Else q=q; end 2.D触发器 边沿触发存储单元，在时钟上、下沿才变化，可以抑制输入毛刺，所以应尽量使用触发器，少用锁存器。 always@(posedge clk) Q=data; 3.多位D触发器构成的寄存器 always@(posedge clk) begin If(oe==1) q=8’hz; Else q=data; end 4.移位寄存器 Always @(posedge clk or posedge rst) if(rst) reg_out=3’b000; Else case (mod) 2’b00: reg_out={reg_out[1:0],right_in};// 左移 2’b01:reg_out={reg_out[2:1],left_in}; // 右移 2’b10:reg_out={reg_out[1:0],parallel_in};// 并行入 endcase 参数化的桶行移位器 Module barrelshift(din,rotate_cnt,dout); Parameter WIDTH=6; Parameter CNT_SIZE=3; Input[CNT_SIZE-1:0] rotate_cntl Input[WIDTH-1:0] din; output[WIDTH-1:0] dout; Wire [WIDTH-1:0] temp; Assign {dout,temp}={din,din}rotate_cnt; endmodule 说明 Assign {dout,temp}={din,din}rotate_cnt; 等效： {dout,temp}={din[(WIDTH-1)- rotate_cnt :0] ,din [WIDTH-1:0] ,{rotate_cnt{1’b0}}}; 5.计数器 使用广泛，包括定时分频、产生时钟节拍等 按触发器的翻转是否同步分为：同步计数器和异步计数器 按计数方法分类：加法计数器、减法计数器、可逆计数器（加/减法计数器） 按计数容量不同：8进制、10进制等等 5-1.异步计数器 用T触发器构成：每个时钟翻转一次，将低位触发器的输出端接到高位触发器的时钟输入端进行工作。 例：异步8进制加法器 always@(posedge clk) q1=~q1; always@(posedge q1) q2=~q2; always@(posedge q2) q3=~q3; Q3输出 5-3. 同步计数器与分频器 1.带复位的模6二进制计数器 2.占空比为50%的6分频器 3.Gray计数器 以gray码作为编码方式，Gray码每次跳变，只有一位改变 由常规的计数器和gray码转换电路两部分组成 广泛用于跨时钟域设计，用不同的时钟采样计数值，不会产生毛刺 二进制码到gray码的转换 gray最高位和二进制码相同 其余位的取值取二进制码的相应位与相邻高位异或 gray[i]=bin[i]^bin[i+1] 如4位二进制码到gray的转换 gray[0]=bin[0]^bin[1] gray[1]=bin[1]^bin[2] gray[2]=bin[2]^bin[3] gray[3]=bin[3]] Gray码到二进制码的转换 最高位相同 二进制码的其余位是gray码的相应位与所有高位异或 如四位gray转换为二进制 Bin[0]=gray[0]^ gray[1]^ gray[2]^ gray[3] Bin[1]=gray[1]^ gray[2]^ gray[3] Bin[2]=gray[2]^ gray[3] Bin[3]=gray[3] 举例： 源代码见 gray_cnt 6.边沿检测电路 检测信号的跳变沿，如上升沿、下降沿或双沿检测 广泛用于跨时钟域信号的检测，从低速时钟到高速时钟，如UART通信 检测电