第2章 第4讲 寄生效应与SOI工艺.pptVIP

集成电路原理与设计 集成电路制作工艺：闩锁效应和SOI工艺 第二章 集成电路制作工艺 2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 SOI工艺 2.3.3 CMOS版图设计规则 体硅CMOS中的闩锁效应 闩锁效应:等效电路 1.Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。 2.Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 。 3.随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 。 4.Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 。 5.在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 防止闩锁效应的措施 减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益 使衬底加反向偏压 加保护环 用外延衬底 采用SOICMOS技术 抑制闩锁效应： 4、保护环 5、外延衬底 第二章 集成电路制作工艺 2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 SOI工艺 2.3.3 CMOS版图设计规则 2.3.2 SOI CMOS基本工艺 SOI结构 SOI工艺 SOI优点 SOI CMOS结构 SOI工艺 注氧隔离技术（SIMOX） 键合减薄技术（BE） 智能剥离技术（smart cut） 形成SOI 硅片的基本工艺 (1) 注氧隔离技术（SIMOX） 通过高能量、大剂量注氧在硅中形成埋氧化层. O+的剂量在1.8×1018cm-2左右；能量~200kev 埋氧化层把原始硅片分成2部分，上面的薄层硅用来做器件，下面是硅衬底 形成SOI 硅片的基本工艺 (2) 键合减薄技术（BE） 把2个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另一个硅片作为支撑的衬底 形成SOI 硅片的基本工艺 (3) 智能剥离技术（smart cut） 解决了如何用键合技术形成薄膜SOI材料 可以形成高质量的薄硅膜SOI材料 基于台面隔离的SOI CMOS基本工艺流程 SOI CMOS的优越性 每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应； 减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积 极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流 有利于抑制短沟效应； 有很好的抗幅照性能； 实现三维立体集成。 SOI CMOS反相器结构 第二章 集成电路制作工艺 2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 SOI工艺 2.3.3 CMOS版图设计规则 版图设计规则的两种形式 微米规则——直接以微米为单位给出各种图形尺寸的要求 灵活性大，更能针对实际工艺水平；缺点是通用性差 λ规则——以λ为单位给出各种图形尺寸的相对值 λ是工艺中能实现的最小尺寸，一般是用套刻间距作为λ值，或者取栅长的一半为λ 最大优点是通用性强，适合CMOS按比例缩小的发展规律 版图设计规则示意图 违背版图设计规则的结果 作业 1.闩锁效应产生的原因及其危害？ 2. SOI CMOS的优越性 90nm CMOS技术主要版图设计规则 0.44 n+/p+ 0.42 0.42 金属8－9 0.34 0.36 通孔7－8 0.14 0.14 金属2－7 0.15 0.13 通孔1－6 0.12 0.12 金属1 0.14 0.12 引线孔 0.14 0.10 多晶硅 0.14 0.12 有源区 间距（um） 线宽（um） 图形 * * * 双极晶体管 B E C N N P 基极 发射极 集电极 NPN型 P N P 集电极 基极 发射极 B C E PNP型 由两个掺杂浓度不同且背靠背排列的PN结组成，根据排列方式的不同可分为NPN型和PNP型两种,每个PN结所对应区域分别称为发射区、基区和集电区。 B E C IB IE IC B E C IB IE IC Q1 Q2 Q3 Q4