组原课设：定点补码一位乘法器.docVIP

课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：定点补码一位乘法器的设计 院（系）：计算机学院 专 业：网络工程 班 级： 学 号： 姓 名： 指导教师： 完成日期：2011年1月14日 目 录 第1章 总体设计方案 1 1.1 设计原理 1 1.2 设计思路 3 第2章 详细设计方案 4 2.1 顶层方案图的设计与实现 4 2.2 各部分功能电路的设计与实现 5 2.2.1求补码电路 5 2.2.2 被乘数选择电路 6 2.2.3 部分积移位寄存器电路与乘数移位寄存器 7 2.2.4 求原码电路 8 2.3 仿真结果与分析 9 第3章 编程下载与硬件测试 10 3.1 编程下载 10 3.2 硬件测试及结果分析 10 参考文献 11 附 录 12 第1章 总体设计方案 1.1 设计原理 求两数X，Y乘积可以算其补码的积，进而求出XY的补码，再求原码，即可得到XY，即[X]补×[Y]补=[X×Y]补。计算补码乘法需要借助一个附加位Yn+1，假设X=X1X2X3…Xn，Y=Y1Y2Y3…Yn，设附加位Yn+1初始值为0.当YnYn+1=00时，部分积补码[Z]补右移一位，当YnYn+1=01时，部分积补码[Z]补加[X]补再向右移一位，当YnYn+1=10时，部分积补码[Z]补加[-X]补再向右移一位，当YnYn+1=11时，部分积补码[Z]补右移一位。 表1.1 Booth算法[Z]补右移一位 0 1 加[X]补再向右移一位 1 0 加[-X]补再向右移一位 1 1 [Z]补右移一位 图1.1 Booth算法.2 设计思路 定点补码一位乘法器将由求补码电路，选择电路，运算电路，移位寄存器电路和求原码电路组成。 图1.2整体结构图 第2章 详细设计方案 2.1 顶层方案图的设计与实现 设计的乘法器为八位乘八位，因此需要八位X输入和八位Y输入，此外还需要时钟信号输入CLK和清零控制CLR以及工作控制CE1，CE2，功能控制C1,C2。结果输出为十六位，其中四位为符号位。 图2.1 顶层设计图 2.2 各部分功能电路的设计与实现 乘法器具体将由求补码电路，选择电路，运算电路，移位寄存器电路和求原码电路组成。 2.2.1求补码电路 一个数的补码先看符号位，若其为正数，补码等于原码，若其为负数，补码等于其原码取反加一。此处需要一个由两个与门一个或门组成的控制电路，其控制信号为输入数的符号位，当控制信号C=1时，输入的为负数，其补码为原码去反加一，当C=0时，输入数为正数，补码为其原码。电路连接完成并仿真成功后封装成芯片。 图2.2求补码电路图 2.2.2 被乘数选择电路 选择电路由两片求补码芯片和8片被乘数选择芯片组成，其原理是现将被乘数X输入，分别求[X]补和[-X]补，由控制电路控制输出结果，C1，C3为附加位Yn+1，C2为乘数末位Yn，当C1C2C3=101时输出[X]补，当C1C2C3=010时，输出[-X]补，当C1C2C3=111或000时，输出0。 图2.3 被乘数选择电路图 2.2.3 部分积移位寄存器电路与乘数移位寄存器 本电路由八片FDCE芯片组成，CLK为共同的时钟信号CLR为清零控制，CE=1是工作，CE0shi定制，C控制电路功能，当C=1时输入，当C=0时进行移位。 图2.4移位寄存器 2.2.4 求原码电路 本电路由其符号位作为控制信号，C=1时，输入数为负数，减一再取反，当C=0时，为正数，原码为输入数本身。 图2.5求原码电路 2.3 仿真结果与分析 输入X=11.001101，Y=00.110001。CLK为时钟控制信号，上升沿触发。CLR为清零控制，CLR=1时清零CE1为部分积移位寄存器的工作控制信号。当CE1=1时，工作，CE2为乘数移位寄存器的工作控制型号，CE2=1时，工作。C1为部分积移位寄存器的操作控制信号，C1=1时输入，C1=0时，移位。C2为乘数移位寄存器的操作控制信号，C2=1时输入，C2=0时，移位。仿真结果得数为1111.001001111101，如下图所示。 图2.6仿真波形图 第3章 编程下载与硬件测试 3.1 编程下载 利用Xilinx foundation f3.1的编程下载功能，将得到的*.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。 3.2 硬件测试及结果分析 利用XCV200实验板进行硬件功能测试。一位补码乘法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现。 参考文献 [1] 曹昕燕. EDA技术实验与课程设计［M］.北京：清华大学