体系结构课件chapter43章节.pptVIP

* 1.Cache的透明性 写回法（抵触修改法）：是在CPU执行写操作时，信息只写入Cache，仅当需要被替换时，才将已被写入过的Cache块先送回主存，然后再调入新块。 写直达法（直达法）：利用Cache-主存存储层次在处理机和主存之间的直接通路，每当处理机写入Cache的同时，也通过此通路直接写入主存。 * 写回法与写直达法的优缺点比较 可靠性，写直达法优于写回法 与主存的通信量，写回法少于写直达法 例如：写操作占总访存次数的20％, Cache命中率为99%, 每块4个字。当Cache发生块替换时, 有30%块需要写回主存, 其余的因未被修改过而不必写回主存。 则对于写直达法, 写主存次数占总访存次数的20%。 而写回法为(1-99%) *30%*4=1.2%。 因此, 写回法与主存的通信量要比写直达法少10多倍。 * 写回法与写直达法的优缺点比较(cont’) 控制的复杂性：写直达法比写回法简单 硬件实现的代价：写回法要比写直达法好 采用何种算法与适用场合有关 单处理机（节省成本）：写回法 共享主存的多处理机（保证信息交换可靠）：写直达法 * 2.Cache的取算法 按需取进法：出现Cache块失效时，才将要访问的字所在的块（行）取进。 预取法 恒预取：只要访问到主存第i块的某个字，不论Cache是否命中，恒发预取命令取i+1块。 不命中时预取：近当访问第i块不命中时，才发预取命令取i+1块。 采用预取法并非能提高命中率，其他因素 块的大小 预取开销 * 说明 采用缓冲器技术是减少预取干扰的好办法 模拟结果表明 恒预取法使不命中率降低75%--80% 不命中时预取法使不命中率降低30%--40% 但前者所引起的Cache、主存间传输量的增加要比后者大得多。 * 3.Cache存储器性能分析 不命中率与Cache的容量、组的大小和块的大小的关系 Cache-主存存储层次的等效速度与命中率的关系推导 Cache的容量对机器速度的关系 块的大小、组的大小及Cache容量增大时都能提高命中率 * Cache-主存存储层次的等效速度与命中率的关系推导 设：tc 为Cache的访问时间， tm为主存周期， Hc为访Cache的命中率。 则：Cache的等效存储周期 ta= Hc tc+(1- Hc) tm 因为：主存与CPU之间有直接通路，因此CPU对第二级的访问时间就是tm。 * （续） 速度提高倍数是： 因为Hc总小于1，可以令 * 分析 由于 因此 不管Cache本身的速度有多高，只要Cache的命中率有限，那么采用Cache-主存存储层次后，速度能提高的最大值是有限的，不会超过 * 举例 Hc=0.5,α=1 ρ的最大值2 Hc=0.75, α=3 ρ的最大值4 Hc=1, Hc ρ的期望值 1 0.5 0.25 0.75 1 2 4 8 * 举例 由于Cache的命中率一般比0.9大的多，可达0.996，因此ρ接近于所期望的tm/tc Hc受Cache容量的影响很大。 容量为4kb时，Hc=0.93 容量为8kb时，Hc=0.97 * 举例 因此在tm/tc=0.12时 4KB的Cache，速度的倍数是 8KB的Cache，速度的倍数是 增加4KB容量，带来层次速度的提高： * Cache的容量对机器速度的关系 机器速度的单位是MIPS(每秒执行百万条指令) 主存采用多体交叉存取 机器速度 (MIPS) 10 20 30 200 400 600 800 1000 主存访问 时间(ns) 无Cache 10ns 4k 10ns 64k 40ns 16k 10ns 64k 20ns 64k 10ns Cache CPU 容量 拍宽 * 续 主存速度和CPU周期一定时，Cache容量变化，机器速度变化。 Cache容量4KB，CPU拍宽10ns，主存周期1μs，机器速度约为5MPIS 同样条件下，Cache容量增加到64KB，机器速度可能达15MPIS 没有Cache时，机器速度可能只有2MIPS * 续 Cache容量的增大，可以显著降低对主存速度的要求 要达到机器速度为15MIPS，对于10ns的CPU拍宽、4KB容量的Cache，要求主存访问周期为200ns Cache容量增达到64KB时，主存周期可以降低到1μs * §4 Cache--主存--辅存存储层次 在大部分计算机系统中，既有虚拟存储器，也有Cache存储