FPGA原理及应用实验报告.docxVIP

实验报告书实验类别FPGA原理及应用实验学院信息工程学院专业通信工程班级通信1104班姓名指导教师2015年 6 月 10日实验课程名称：FPGA原理及应用实验实验项目名称ISE应用基础实验实验成绩实验者专业班级通信1104班组别24同组者/实验日期2015年6月10日一、实验目的1、熟悉ISE9.1开发环境，掌握工程的生成方法；2、熟悉SEED-XDTK XUPV2Pro实验与仿真设计的环境；3、了解PicoBlaze 8-bit嵌入式微控制器特点。二、实验原理1、实验背景知识：了解FPGA的实验、项目研发与设计流程，了解ISE软件在FPGA的项目设计的作用、组成部分和基本操作步骤。2、ISE9.1 窗口图1-1 sources窗口在sources窗口“sources for”后有下拉菜单，编译时选择“Synthesis/Implementation”,仿真时选择“Behavioral Simulation”。三、实验内容1、创建工程；2、添加HDL资源文件；3、配置一个应用程序完成设计；4、设计的仿真及实现。四、实验准备1、将光盘下03. Examples of Program 实验程序目录下的01. ISE9.1文件夹拷贝到E：盘根目录下；2、将USB下载电缆与计算机及XUPV2Pro板的J8连接好；3、将 RS232串口线一端与计算机连接好，另一端与板卡的J11相连接；4、启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。五、实验步骤1、创建工程（1）双击桌面 Xilinx ISE9.1 快捷方式打开 ISE 工程管理器（Project Navigator）。（2）打开 Project Navigator 后，选择 File → New Project ，弹出新建工程对话框；图1-2 ISE 工程管理器（3）在工程路径中单击“…”按钮，将工程指定到如下目录，单击确定。 Verilog 使用者：E: \01. ISE9.1\xupv2pro \labs\ verilog\lab1 VHDL 使用者：E: \01. ISE9.1\xupv2pro \labs\vhdl\lab1 （4）在工程名称中输入 Flow_lab，点击 Next 按钮，弹出器件特性对话框。器件族类型（Device Family）选择“Virtex2P”，器件型号（Device）选“XC2VP30 ff896 -7”，综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”，如图所示。图1-3 特性对话框（5）单击 Next 按钮，弹出创建新资源（Create New Soure）对话框，可以使用这个对话框来创建新的 HDL 资源文件，或者也可以创建工程后，新建 HDL 资源文件；图1-4 创建新资源对话框（6）单击 Next 按钮，弹出添加存在资源对话框；图1-5 添加存在资源对话框2、添加 HDL 资源文件（1）点击 Add Source 按钮，指向 E:\01. ISE9.1\KCPSM3\VHDL（Verilog）活页夹下，选择 kcpsm3_int_test 和 kcpsm3 文件，单击 Open 按钮；图1-6 操作示意（2）单击 Next 按钮，弹出工程信息后单击 Finish 按钮；图1-7 操作示意（3）单击 OK 按钮，资源文件添加完成如图；图1-8 资源文件添加完成注意：在工程中你会看到一个 int_test 模块出现红色问号，这是工程中缺少资源文件的标记，在下一步将会解决此问题。3、配置一个应用程序完成设计(1)打开 E:\01. ISE9.1\KCPSM3 目录下的 Assembler 文件夹。注意 KCPSM3.exe 汇编编译系统执行文件和 ROM_form 模板文件与两个 PSM 例子文件必须在这个目录下。紧记汇编编译器生成的用于程序内存的 VHDL/Verilog 文件会在这个目录下；图1-9 程序内存的 VHDL/Verilog 文件所在目录（2）用文件编辑器打开 int_test.psm 文件，浏览一下代码，此档就是设计者编写和输入的源文件；（3）在开始菜单中的所有程序的附件，点击命令提示符，使用 cd 命令指向汇编编译器的目录下，输入 kcpsm3 int_test.psm 命令；图1-10 操作DOS命令示意（4）执行完命令后，会看到在 Assembler 下生成了一些文件，其中包括 VHDL (int_test.vhd)