基于VHDL语言的电子秒表课题设计报告.docVIP

电子设计大赛课程设计报告 2010-2011学年第 二 学期 教 学 单 位 信息工程与技术系 课 程 名 称 电子综合设计 年 级 专 业 08级电子信息工程 授 课 教 师 焦新涛 课题作者 梁彩云 设计题目： 基于VHDL语言的电子秒表设计（可调时，有闹钟、定时功能） 设计目的： ⑴掌握较复杂的逻辑设计和调试 ⑵学习用原理图+VHDL语言设计逻辑电路 ⑶学习数字电路模块层次设计 ⑷掌握QuartusII软件及Modelsim软件的使用方法 设计内容： （一）设计要求 具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。 设计精度要求为1S。 （二）．系统功能描述 1 . 系统输入：系统状态及校时、定时转换的控制信号为k、set、ds； 时钟信号clk,采用实验箱的50MHz； 系统复位信号为reset。输入信号均由按键产生。 系统输出：8位LED七段数码管显示输出，蜂鸣器声音信号输出。 多功能数字钟系统功能的具体描述如下： 2. 计时：set=1，ds=1工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 3. 校时：在set=0,ds=0状态下，按下“k键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒校准”状态，之后如此循环。 1）“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。 2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。 3）“秒”复零状态：在“秒复零”状态下，显示“分”的数码管以1Hz的频率递增计数。 4. 整点报时：蜂鸣器在“59”分钟的第50—59，以1秒为间隔分别发出1000Hz，500Hz的声音。 5. 显示：采用扫描显示方式驱动8个LED数码管显示小时、分、秒。 闹钟：闹钟定时时间到，蜂鸣器发出交替周期为1s的1000Hz、500Hz的声音，持续时间为一分钟； 6. 闹钟定时设置:在set=0,ds=1状态下，按下“k”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态, 之后如此循环。 闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz的频率递增计数。 闹钟：“分”设置状态：在闹钟“分”设置状态下，显示“分”的数码管以1Hz的频率递增计数。 7. 定时器功能：在set=1,ds=0状态下，按下“k”，进入定时器的“时”设置状态，之后按下“k键”进入定时器的“分”设置状态，继续按下“k 键”则进入“秒”设置状态, 之后如此循环。在dsk=1时，定时器以1s为单位开始倒时，当dsk=0,停止倒时，在最后的十秒时间，蜂鸣器发出声音。 (三)各功能模块设计说明及源程序 1.1000Hz分频模块 产生1000Hz频率 2.1Hz模块 产生1Hz频率 3.计时，定时，闹钟，校时模块 通过装换不同的状态，分别实现计时，定时，闹钟，校时功能；源程序如下 4.顶层显示模块 显示数码管，源代码如下： （四）.Modelsim综合仿真图 四．总结及体会 通过这次电子设计大赛课程设计，我学到了很多，对于原本掌握的不好的数字逻辑相关知识，在课程设计具体实践中有了很深刻的认识，在对于Quartus+Modelsim仿真的操作上也有很大的提高，增加了操作的熟练程度。 通过实验调试，我才真正地认识到了信号与变量的区别以及他们的使用方法。这份报告是用VHDL代码写的，比较长。相比之下，VERILOG语言显得简洁多了。不过可能是对VERILOG的学习还不够，调试中出现比较多的问题。故最后还是选择了VHDL语言的这份。 最后，感谢在思维陷入困境时给予我指点，让我获得灵感的同学们！ 附录：各模块源程序 1.1000Hz模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity frediv_1000 is port ( clk : in std_logic; clkout : out std_logic ); end frediv_1000; architecture rt3 of frediv_1000 is begin process(clk) variable count:intege