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CH8 基本逻辑电路设计 8.1 基本组合电路设计 8.2 基本时序电路设计 8.3 加法电路设计 8.4 乘法电路设计 8.5 乘累加电路设计 8.4.1 浮点数的表示及乘运算 IEEE754 –1985标准定义单精度浮点格式 s=0/1正/负数，E为整数且Emax=127，Emin=-126，ai=0/l，bias=127为指数的偏置值，指数域阶码e=E+bias，且0e255。 单精度浮点格式的动态范围和运算精度 浮点数乘法运算 Booth编码逻辑 BOOTH编码 部分积的产生partial product generation 积分积压缩电路partial product generation 规范化、舍入及后规范 部分积进行累加后的结果为最后的48位积，首先要判断该数是否大于1，即第48位是否为1，如为1，则将其右移1位，同时normalization=1，与指数相加。指数加运算也只在这时进行，它是事实上一个8位加法器，normalization送到的是它的进位输入位。这个过程称为规范化。 第二步是将48位结果舍入为24位（含隐藏位1）。我们这里采用的Round to nearest。根据保护位(guard)、舍入位(round)及粘贴位(sticky)来共同确定进位。进位引起的尾数大于1时，再进行右移操作，并将指数做加1处理 浮点乘法运算 分为3个运算单元，即符号运算、指数运算及尾数运算单元。 符号运算只限于异或运算，指数则是加法运算单元 尾数则是两个24×24位的乘法电路 尾数乘运算分为3个流水线阶段:第一阶段是部分积的产生，第二阶段为部分积的累加过程，最后一个流程为规范化处理阶段，对尾数进行舍入处理，并对指数进行加1减1操作。 尾数乘运算VHDL设计—结构体 architecture Behavioral of m_multiplier is component ppg ----部分积产生电路 port(ma,mb:in std_logic_vector(22 downto 0); p10:out std_logic_vector(25 downto 0); p11,p12,p13,p14,p15,p16,p17,p18,p19,p110,p111:out std_logic_vector(27 downto 0); p112:out std_logic_vector(25 downto 0); p113:out std_logic_vector(22 downto 0); clk:in std_logic); end component; component wallace -----WALLACE TREE压缩电路 port(p0:in std_logic_vector(25 downto 0); p1,p2,p3,p4,p5,p6,p7,p8,p9,p10,p11:in std_logic_vector(27 downto 0); p12:in std_logic_vector(25 downto 0); p13:in std_logic_vector(22 downto 0); sum,carry:out std_logic_vector(47 downto 0); clk:in std_logic); end component; PPG实体 entity ppg is port(ma,mb:in std_logic_vector(22 downto 0); p10:out std_logic_vector(25 downto 0); p11,p12,p13,p14,p15,p16,p17,p18,p19,p110,p111 :out std_logic_vector(27 downto 0); p112:out std_logic_vector(25 downto 0); p113:out std_logic_vector(22 downto 0); clk:in std_logic); end ppg; PPG结构体描述 architecture Behavioral of ppg is component booth_encode port(y:in std_logic_vector(2 downto 0); multiplicand:in std_logic_vector(2