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专题1 数字系统设计--- 进阶设计 一、 常用组合逻辑电路模块 任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路。 一、 常用组合逻辑电路模块 （1）编码器 （2）译码器 （3）比较器 （4）数据选择器 （5）三态输出电路 （6）算术逻辑单元ALU设计 （1）编码器 （2）译码器 （2）译码器 例如设计: 四位二进制-BCD码，然后将BCD码-七段显示器码。 （1）当输入为0~9的数时，其十位数为0，个位数=输入。 当输入为10~15的数时，其十位数为1，个位数=输入-10。 （2）然后将十位和个位的BCD码转换为七段显示器码。 （3）比较器 （4）数据选择器 （5）三态输出电路 library ieee; use ieee.std_logic_1164.all; entity triout is generic(bussize: integer:=8); port (data_in :in std_logic_vector(bussize-1 downto 0); en :in std_logic; data_out:out std_logic_vector(bussize-1 downto 0)); end triout; architecture behave of triout is begin data_out=data_in when en=1 else (others=Z); end behave; --注意此处的“Z”要大写； （6）算术逻辑单元（ALU）电路设计 二、常用时序电路设计 二、常用时序电路设计 （1）D型、T型和RS型触发器 （2）移位寄存器设计 （3）计数器设计 （4）分频器设计 （5）ROM设计 （6）堆栈设计 （7）状态机 （1）D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ffd IS PORT( cp,d: IN STD_LOGIC; q: OUT STD_LOGIC); END ffd; ARCHITECTURE a OF ffd IS BEGIN process(cp) begin if cpevent and cp=1 then q=d; end if; 思考： end process; 波形是什么样的？ END a; T触发器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY fft IS PORT( cp: IN STD_LOGIC; q: OUT STD_LOGIC); END fft; ARCHITECTURE a OF fft IS signal qn: std_logic; BEGIN process(cp) begin if cpevent and cp=1 then qn= not qn; end if; end process; q=qn; END a; library ieee; use ieee.std_logic_1164.all; ENTITY shifter1 IS PORT( din : in std_logic; reset, clk : in std_logic; qout : buffer std_logic_vector(0 downto 3)); END shifter1; ARCHITECTURE behave OF shifter1 IS BEGIN Process (clk) Variable q : std_logic_vector(0 downto 3); Begin if(reset=1) then q:=(others=0); elsif (clkEvent and clk = 1) then q(3):= q(2); q(2):= q(1); q(1):= q(0); q(0)