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设计并实现LED控制电路实验 实验目的 实验设备 实验原理 实验内容 设计并实现LED控制电路实验 实验目的 掌握Altera ACEX1K的开发流程 掌握硬件描述语言（VHDL）程序的基本结构与设计方法 掌握LED控制电路工作原理 设计并实现LED控制电路实验 实验设备 硬件：PC机、博创PXA270-DVP实验箱、博创FPGA扩展板 软件： Altera Quartus II、Red Hat Linux 、GNU跨平台开发工具链 设计并实现LED控制电路开发实验 实验原理 Altera ACEX1K 开发流程 硬件描述语言（VHDL）程序的基本结构与设计方法 LED控制电路工作原理 数字系统的实现方式 专用集成电路（ASIC） 全定制器件 从晶体管的版图尺寸、位置及连线开始设计 设计复杂，周期长 在晶圆上流片，实现成本高 数字系统的实现方式 可编程逻辑器件（PLD） 半定制器件，包含各种逻辑资源 通过对器件内资源编程连接实现所需功能 可反复编程，实现成本低 设计周期较短 主流PLD器件 复杂可编程逻辑器件（CPLD） 现场可编程门阵列（FPGA） 数字系统开发流程（基于FPGA/CPLD） VHDL简介 Very-High-Speed Integrated Circuit Hardware Description Language被IEEE确认为标准硬件描述语言 VHDL特点： 具有强的行为描述能力，避开具体的器件结构 既是硬件电路描述和设计语言，也是一种标准的网表，还是一种仿真语言 支持对大规模设计进行分解和对已有设计的再利用 可以用EDA工具对VHDL设计进行逻辑综合和优化，并转换成门级网表 VHDL程序基本结构 VHDL程序结构示例 锁存器的设计 D是数据输入端口 ENA是数据锁存使能控制端口（高电平有效） Q为数据输出端口 VHDL程序结构示例 实体（ENITY） 实体用来描述VHDL设计的外部接口特征，即设计单元的输入输出接口信号或引脚；不同的逻辑功能的设计实体可以拥有相同的实体描述 实体是VHDL设计的基本单元，可以是一个门电路、一个芯片、一块电路板乃至一个系统 实体语句结构: ENTITY 实体名 IS [GENERIC(类属表);] [PORT(端口表);] END ENTITY 实体名; 实体（ENITY） 实体名 在实体中定义的实体名是设计实体的名称，在例化中即可以用此名对相应的设计实例进行声明和调用 在某些EDA软件中要求VHDL语言的文件名必须与实体名一致 GENERIC类属说明语句 类属（GENERIC）参量是一种端口界面常数，以一种说明的形式放在实体或块结构体前的说明部分，为说明的环境提供了一种静态信息通道；设计者可以通过类属参量的重新设定而容易的改变一个设计实体或一个元件的内部电路结构和规模 GENERIC (常数名:数据类型[:设定值]{;常数名:数据类型[:设定值]}); 用类属来动态规定一个实体端口的大小，或设计实体的物理特性，或结构体中的总线宽度，或设计实体中底层中同种元件的例化数量 实体（ENITY） PORT端口说明 端口说明语句是对一个设计实体界面的说明 实体端口说明的一般书写格式： PORT(端口名 : 端口模式 : 数据类型{;端口名 : 端口模式 : 数据类型}); 端口名是设计者为实体的每一个对外通道所取的名字 端口模式是指这些通道上的数据流动方式 数据类型指端口上流动的数据的表达格式或取值类型;在实用中，端口数据类型主要有两种位（BIT）和位矢量（BIT_VECTOR） 结构体（ARCHITECTURE） 结构体描述设计实体的内部结构和/或外部设计实体端口之间的逻辑关系 结构体的组成： 对数据类型、常数、信号、子程序和元件等元素的说明； 描述实体逻辑行为的功能描述语句，包括并行语句和顺序语句； 以元件例化语句为特征的外部元件端口间的连接方式 每一个实体可以拥有多个结构体，每个结构体对应着实体不同的结构和算法实现方案；结构体不能单独存在，必须以来于某个实体 结构体（ARCHITECTURE） 结构体的一般语言格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句] BEGIN [功能描述语句] END ARCHITECTURE 结构体名； 实体名必须是结构体所在的设计实体的名字；结构体名可以由设计者自己选择，但同一个实体的多个结构体不能同名 说明语句必须放在关键词ARCHITECTURE和BEGIN之间，结构体必须以END ARCHITECTURE 结构体名结束 结构体（ARCHITECTURE） 结构体说明语句 对功能描述语句中将要用到的信号（SIGNAL）、数据类型（TYPE）