微机接口第5章-2.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * 1. 特点 可多次编程写入； 掉电后内容不丢失； 内容的擦除需用紫外线擦除器。 * 2. EPROM 2764 8K×8bit芯片 地址信号：A0 —— A12 数据信号：D0 —— D7 输出信号：OE 片选信号：CE 编程脉冲输入：PGM 其引脚与SRAM 6264完全兼容. * 2764的工作方式 数据读出 编程写入 擦除 标准编程方式 快速编程方式 编程写入： 每出现一个编程负脉冲就写入一个字节数据 * §5.4 高速缓存（Cache) 了解： Cache的基本概念； 基本工作原理； 命中率； Cache的分级体系结构 * Cache的基本概念 设置Cache的理由： CPU与主存之间在执行速度上存在较大差异； 高速存储器芯片的价格较高； 设置Cache的条件： 程序的局部性原理 时间局部性： 最近的访问项可能在不久的将来再次被访问 空间局部性： 一个进程所访问的各项，其地址彼此很接近 * Cache的工作原理 CPU Cache 主 存 DB DB DB 命中 存在 不命中 * Cache的命中率 访问内存时，CPU首先访问Cache，找到则 “命中”，否则为“不命中”。 命中率影响系统的平均存取速度。 Cache存储器系统的平均存取速度= Cache存取速度×命中率+RAM存取速度×不命中率 Cache与内存的空间比一般为：1?128 * Cache的读写操作 读操作 写操作 贯穿读出式 旁路读出式 写穿式 回写式 * 贯穿读出式 CPU Cache 主 存 CPU对主存的所有数据请求都首先送到Cache， 在Cache中查找。 若命中，切断CPU对主存的请求，并将数据送出； 如果不命中，则将数据请求传给主存。 * 旁路读出式 CPU向Cache和主存同时发出数据请求。 命中，则Cache将数据回送给CPU，并同时中断CPU对主 存的请求； 若不命中，则Cache不做任何动作，由CPU直接访问主存 CPU Cache 主 存 * 写穿式 从CPU发出的写信号送Cache的同时也写入主存。 CPU Cache 主 存 * 回写式（写更新） 数据一般只写到Cache，当Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。 CPU Cache 主 存 更新 写入 * Cache的分级体系结构 一级Cache：容量一般为8KB---64KB 一级Cache集成在CPU片内。L1 Cache分为指令Cache和数据Cache。使指令和数据的访问互不影响。指令Cache用于存放预取的指令。数据Cache中存放指令的操作数。 二级Cache：容量一般为128KB---2MB 在PentiumⅡ之后的微处理器芯片上都配置了二级Cache，其工作频率与CPU内核的频率相同。 * Cache的分级体系结构 系统中的二级Cache CPU L1 Cache L2 Cache 速度和存储容量兼备 提高存取速度 主 存 提供存储容量 * IBM PC/XT存储器的空间分配 00000H 9FFFFH BFFFFH FFFFFH RAM区 640KB 保留区 128KB ROM区 256KB * 第5章应注意的几点 基本概念： 不同半导体存储器的特点及应用场合 Cache的基本概念 系统设计： 存储器芯片与系统的连接 译码电路及其他控制信号 存储器扩展技术 能够设计出所需要的内存储器 作业 P230 5.10 5.12 5.13 5.17 * * * * * * * * * * * * * * * * * * 第 5 章 存储器系统 第十四讲 复 习 一、微型机的存储系统 二、半导体存储器的基本概念 三、存储器的分类及其特点 四、两类半导体存储器的主要技术指标 五、随机存取存储器 （一）静态存储器SRAM * （2）部分地址译码 特点： 用部分高位地址信号（而不是全部）作为译码信号； 使被选中存储器芯片占有几组不同的地址范围。 同一物理存储器占用两组地址：A18不参与译码 F0000H~F1FFFH B0000H~B1FFFH * 部分地址译码例 两组地址： F0000H —— F1FFFH B0000H —— B1FFFH A19 A17 A16 A15 A14 A13 ?1 6264 CS1 1 1 1 0 0 0 高位地址： 1×11000 1011000， 111100