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EDA课程设计报告 一位全加器设计 摘要 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 实验步骤 1、半加器定义 打开Quartus软件，新建Verilog语言模块（Verilog HDL File），在其中输入半加器的定义语句： module half_add(a,b,so,co); input a,b; output so,co; assign co=ab; assign so=a^b; endmodule 图3.1 如右上图3.1，保存至D:\My_design\add\half_add.v。选择FileNew Project Wizard新建工程项目，出现新建项目向导New Project Wizard 对话框图3.2，点击NEXT提示如图3.3，之后继续点击NEXT。 图3.2 图3.3 图3.4 图3.5 图3.6 如上图所示选择菜单中ProcessingStart Compilation，确认无误后，即半加器步骤完成。 用模块例化方式设计一位全加器 由上文半加器已经采用逻辑运算符描述完毕，再新建一个Verilog语言模块，输入全加器顶层模块描述语言： module full_add(ain,bin,cin,sum,cout); input ain,bin,cin; output sum,cout; wire d,e,f; half_add u1(ain,bin,e,d); half_add u2(e,cin,sum,f); or u3(cout,d,f); endmodule 图3.7 重复如上文半加器中步骤，在如图3.5步骤中选择EP1K10TC100-1。选择菜单中AssignmentsSettings如下图4.2。 图3.8 根据上图，在左侧框表中选择Compilation Settings and Conditions，选择后，在右侧中点击选择Use smart compilation以及Save a node-level.....点击OK确认。 选择菜单中ProcessingStart Compilation，确认无误后，点选ProcessingCompiler tools，在弹出框中选择Start，进行编译。之后点选ToolsNetlist ViewersRTL viewer。得到一位全加器线路原理图： 图3.9 为了检测实验结果是否正确，我们将利用一位全加器的功能仿真波形来检测。 一位全加器功能仿真波形 新建波形模块Vector Waveform File（如图3.10）。 图3.10 选择菜单ViewUtility WindowsNode Finder,出现如图3.11所示对话框，在Filter框中选择Pins：all，再单击List按钮，即在下面的Nodes Found框中出现本设计项目中的所有端口引脚列表，从端口列表中选择所需端口并拖动到图3.10所示波形编辑框中得到图3.12。 图3.11 图3.12 在上述步骤完成之后的3.10图中右侧框图中，按照一位全加器编辑输入信号波形，保存波形文件为full_add.vwf（由于之前实验一直为时序波形，所以并未对此进行修改）。 图3.11 选择【Assignments】【Setting】在弹出窗口的Category下单击Simultor setting，出现Simultor setting对话框，在Simultor input栏中设置仿真文件路径指向full_