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2017-08-20 发布于河南
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实验五计数、译码与显示综合实验.ppt

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实验五计数、译码与显示综合实验

实验五计数、译码和显示综合实验;五、实验原理 4位同步二进制加法计数器74LS161的逻辑功能的验证。 ;测试方法与步骤如下： ;2、译码器/驱动器7447的功能测试。 ;⑵ 功能测试 ;功能或十进制数;设计要求：用74LS161和与非门设计一个“12翻1”小时计数器，并在数码管上显示出来。 ;① 画状态转换图或列计数器状态转换表。 ;由状态转换图可知，“12翻1”计数需要两片161来实现，且计数状态要发生两跳越：一是计数器计数到9，即个位计数状态为Q03Q02 Q01 Q00＝1001后跳到 0000，同时向高位进位使Q10＝1；二是计数器计到12 (10010)后要跳到1 （00001）。由此可见个位计数器就是将74LS161用反馈的方式接成一个10进制计数器。可利用计数到（1010）时通过异步清零端Cr’,清零，即Cr’,＝（Q03 Q01）’。其个位向十位的进位信号应有9（1001）产生，即采用并行进位时十位计数器74LS161的使能端S1S0=( Q03Q00)’’，采用串行进位时十位的时钟为 CP10=( Q03Q00)’’。 “12翻1”可采用整体置数法来实现，当计数到12 （10010）后，将电路置成（00001），即个位和十位均采用置数端LD’,让个位计数器置成0001状态，十位计数器置成0000状态，所以有LD’=(Q10Q01)’。 ;⑶ 译码和显示电路