第七届2017年大学生集成电路设计·应用创新大赛杯赛题目.PDF

第七届 （2017 年）大学生集成电路设计·应用创新大赛 杯赛题目 第七届（2017 年）大学生集成电路设计·应用创新大赛设计赛 3 杯赛题目 3 集创北方企业杯 3 华大九天企业杯 6 燕东微电子企业杯 7 展讯通信企业杯 8 IEEE 工程之星杯 9 设计赛创新杯 10 第七届（2017 年）大学生集成电路设计·应用创新大赛应用赛 11 杯赛题目 11 希格玛企业杯 11 时代民芯企业杯 12 紫光同创企业杯 13 应用赛创新杯 17 第七届（2017 年）大学生集成电路设计·应用创新大赛设计赛 杯赛题目 集创北方企业杯 1. 杯赛题目：数据转换系统设计 2. 设计要求： 1) 系统说明 RST N CLK_OUT VALID CLK_30MHz DIN DATA_CONVERT DOUT_A DOUT_ B MODE[1:0] DOUT_C CLK_48MHZ 如上图，数据（包含有效数据和无效数据）通过数据线DIN 采用串行方式不间断的输入，需要根据 MODE 的设定，对接收到的有效数据重新排列，分别输出到DOUT_A/DOUT_B/DOUT_C 上，同时产生输出的 同步时钟（CLK_OUT）和有效指示信号（VALID）。 2) 信号说明 i. RSTN 系统的resetn 信号，为1’b0，reset 操作；为1’b1，正常工作 ii. CLK_30MHZ DIN 输入数据及对应的同步时钟，该信号采用了如下的串行规则： A、每一组数据包含720 个有效数据（8bit）和至少20 个无效数据； B、在每一组的第一个有效数据前，输出连续10个1’b1，记作“特殊数据” C、对8bit 有效数据进行串行输出（MSB first，LSB last），在每一个有效数据后面附加输出 1 个1’b0 和1个1’b1。 D、对无效数据，连续输出10个1’b0; 如下为一组数据的传输示意图： 10个时钟 8个时钟 8个时钟 8个时钟 CLK_30MHz Din 1b0 1b1 1b0 1b1 1b0 1b1 1b0 1b1 特殊 数据 Data1 Data2 Data720 无效数据 iii. CLK_48MHZ 用该时钟根据MODE[1:0]产生所需要的时钟。 iv. MODE[1：0] 控制输出模式，见DOUT_A、DOUT_B、DOUT_C 的定义 v. CLK_OUT VALID DOUT_A DOUT_B DOUT_C 该组信号为输出，根据MODE[1：0]的设置，将接收到的有效数据，重新排序后进行输出，输出 延迟无要求，但要求接收有效数据的时间与输出有效数据的时间基本一致