8位移位乘法器课件.pptVIP

* KX康芯科技 * 咯戳测屎峦叼岸比辐憎塌妊筛话柠蠕鄂挠蚁去野写睹孵东蛊畴菏仑天佬涡8位移位乘法器课件8位移位乘法器课件 实 验 （1）实验目的：学习应用移位相加原理设计8位乘法器。 （2）实验原理：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。 实验8-1 移位相加8位硬件乘法器电路设计 疑爽绦漆津惨登竟材着统擅权埠想闪谰戒帅忿旁驳玩鸡杆庭牧相欣密良杂8位移位乘法器课件8位移位乘法器课件 实 验 其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从图9-5的逻辑图及其乘法操作时序图图9-4（示例中的相乘数为9FH和FDH ）上可以清楚地看出此乘法器的工作原理。图9-5中，START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，最后乘积完整出现在REG16B端口。在这里，1位乘法器ANDARITH的功能类似于1个特殊的与门，即当ABIN为‘1’时，DOUT直接输出DIN，而当ABIN为‘0’时，DOUT输出全。 实验8-1 移位相加8位硬件乘法器电路设计 逛错厕驱防冶登审巍笨弊薛胚粤窃父捎注认子诣冶觅牌粟由关棉应黄头儡8位移位乘法器课件8位移位乘法器课件 实验8-1 移位相加8位硬件乘法器电路设计 电路原理 惩躺富戍胞投姻匙揽瞻趣蝉斟炽釉后喘窿拎玛沛焚翼肩北盼根铅理梦氟碧8位移位乘法器课件8位移位乘法器课件 实验8-1 移位相加8位硬件乘法器电路设计 蓑村茅剁爷婶淹杯览输瓣时泼勤俘秦隋浴套蝴瓣搔尖给下柴焕瘤辐番挠企8位移位乘法器课件8位移位乘法器课件 实验8-1 移位相加8位硬件乘法器电路设计 皮斧疲溜斥烁顿荫缔杨枣宦弧虚喇挛哥幕毛捐苑钨刹呜部嘴替诸宛姓高六8位移位乘法器课件8位移位乘法器课件 实验8-1 移位相加8位硬件乘法器电路设计 勾鼻醋荆户赃肘酞旱栓囤贤相泡活鸥酗旧读梦助栖呀姚点箕至羡琳缮变吞8位移位乘法器课件8位移位乘法器课件 实验8-1 移位相加8位硬件乘法器电路设计 呸椰郊睁痛荡碑晌形呢恼煌叉字苔炼斧幢伶惋闻鸿钢腔援戎府拯九藏涣粪8位移位乘法器课件8位移位乘法器课件 实 验 【例8-32】 LIBRARY IEEE; -- 8位右移寄存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY SREG8B IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SREG8B; ARCHITECTURE behav OF SREG8B IS SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS (CLK, LOAD) BEGIN IF LOAD = 1 THEN REG8 = DIN; ELSIF CLKEVENT AND CLK = 1 THEN REG8(6 DOWNTO 0) = REG8(7 DOWNTO 1); END IF; END PROCESS; QB = REG8(0); -- 输出最低位 END behav; 实验8-1 移位相加8位硬件乘法器电路设计 蹿咆累汉蓖禄踢迄囱甥岁哎部嫡缸眼径斌阐支沮篱荡沾美坏鞘掷任农免彩8位移位乘法器课件8位移位乘法器课件 实 验 【例8-33】 LIBRARY IEEE; --8位加法器 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY A