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Quartus 编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 编译常见错误和警告 1 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合 lzxiao@ Quartus 编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 在 QuartusII 下进行编译和仿真的时候，会出现一堆 warning，有的可以忽略，有的却需 要注意。虽然按 F1 可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群 策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路。 1.Found clock-sensitive change during active clock edge at time time on register name 原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟 的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑 vector source file 2.Verilog HDL assignment warning at location: truncated value with size number to match size of target (number 原因：在 HDL 设计中对目标的位数进行了设定，如:reg[4:0] a，而默认为 32 位，将位数裁 定到合适的大小。 措施：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数。 3.All reachableassignments to data_out(10) assign 0, registerremoved by optimization 原因：经过综合器优化后，输出端口已经不起作用了。 4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results. 原因：第 9 脚，空或接地或接上了电源 措施：有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的 设计中这些端口就是这样用的，那便可以不理会这些 warning 5.Found pins functioning as undefined clocks and/or memory enables 原因：是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。主要是 指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop 的 clk 管脚，而此管脚没 有时钟约束，因此 QuartusII 把“clk”作为未定义的时钟。 措施：如果 clk 不是时钟，可以加“not clock”的约束；如果是，可以在clock setting 当中加入 ； 在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改 :AssignmentsTiming analysis settings...Individualclocks...... 2 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合 lzxiao@ Quartus 编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 注意在 Appliesto node 中只用选择时钟引脚一项即可，required fmax 一般比所要求频率高 5% 即可，无须太紧或太松。 6.Timing characteristics of device EPM570T144C5 are preliminary