第5章：数字信号处理硬件第6节.pptVIP

5.6 数字信号处理硬件- 数字信号处理器;5.6.1 数字信号处理器的发展概况;;世界上第一个单片DSP芯片是1978年AMI公司宣布的S2811 1979年美国Intel公司发布的商用可编程器件2920是DSP芯片的一个主要里程碑 1980 年，日本 NEC 公司推出的μP D7720是第一个具有乘法器的商用 DSP 芯片。 MOTOROLA的DSP56和DSP96系列，AD（模拟器件）公司的ADSP2100系列以及ATT的DSP16和DSP32系列。 TI 公司在1982年成功推出其第一代 DSP 芯片 TMS32010及其系列产品之后相继推出了一系列DSP芯片。;最早问世的6种DSP;从运算速度来看，MAC（乘法/累加）时间已经从20世纪80年代初的400ns（如TMS32010）降低到10ns以下 DSP芯片内部关键的乘法器部件从1980年的占模片区（die area）的40%左右下降到5%以下，先进的DSP芯片的片内已含有多个乘法器部件和算术逻辑单元，片内RAM的数量也增加了一个数量级以上。 1980年采用4μm NMOS工艺，而现在则???遍采用亚微米（Micron）CMOS工艺 第一个采用CMOS工艺生产浮点DSP芯片的是日本的Hitachi公司，它于1982年推出了浮点DSP芯片 ;每隔10年DSP芯片的发展; 5.6.2 DSP的特点;;;将程序存储器和数据存储器分开，并有各自的总线;CLKOUT1;2)具有高速阵列乘法器等专用硬件。精度至少为16×16位定点，一些DSP的片内已含有40×40位的浮点乘法器。 3)具有高速的片内数据存储器和程序存储器。 对于一些简单、单一的操作，例如卷积、相关等，可以在片内完成，避免与外部的低速存储器打交道。新近的DSP产品均为双端口片内RAM。;乘法/累加指令 位反转寻址模式 数据移动操作 饱和溢出处理 重复指令;并行接口 串行接口 DMA（Direct Memory Access ） 多处理器并行的链路接口 全局存储器的控制逻辑和接口;5.6.3 TMS320系列数字信号处理器;;;TMS320C2000系列 ;TMS320C2000系列  C24X系列。;TMS320C2000系列  C28X系列。;TMS320C5000系列;TMS320C54x;TMS320C55x;TMS320C6000系列 ;TMS320C6000系列  TMS320C64x;TMS320C6000系列 TMS320C67x;5.6.4 TMS320C5000的结构原理;TMS320C54x的结构特点;20K字 程序 ROM;1) 中央处理单元;2) 中央存储组织;3）系统控制;4）IEEE1149.1标准扫描逻辑;5.6.5 TMS320C54的指令系统;表5.3 TMS320C54X的间接寻址;表5.3 TMS320C54X的间接寻址;例7 当前辅助寄存器AR1=0200H，以此做为输入数据的基地址，顺序读入八个数即N=8，但按位反转存放。;解 开始对AR0赋值为N/2=4，执行以下两条程序即可： RPT #7 PORTR *AR1+0 B, PA0 RPTC=7使得下一条指令重复执行八次；第二条为输入语句，从PA0口输入八个数据，即x(0), x(1), ? , x(7), 按照指定的间接寻址方式存放。间接地址AR1的内容，分别为： AR1 AR1=0200H 初始值 AR1+AR0 ? AR1=0204H 第1次变址 AR1+AR0 ? AR1=0202H 第2次变址 AR1+AR0 ? AR1=0206H 第3次变址 AR1+AR0 ? AR1=0201H 第4次变址 AR1+AR0 ? AR1=0205H 第5次变址 AR1+AR0 ? AR1=0203H 第6次变址 AR1+AR0 ? AR1=0207H 第7次变址;浮点数的尾数进行归一化处理;;TMS320C55x的结构特点：;2)支持可变长度指令 ? 指令长度可以是8位、16位、24位、32位、40位或48位； ? 指令读取由16位增至32位； ? 片内指令缓存器自动分解指令，充分利用每一时钟周期。 ;3）提高并行度 ? 硬件上采用双17?17位乘法/累加器（MAC），四个40位累加器（ACC），新增四个数据寄存器和一个16位算术逻辑单元（ALU）； ? 新增并行指令，包括用户可编程并行指令； ? 新增总线和扩展寻址部件，从而保证硬件能充分发挥作用。这些包括三组16位数据读总线，两组16位数据写总线，一组32位程序总线，六组24位地址总线。;4）32位宽度的扩展存储器接口 可与外部的高速低成本存储器相连，包括同步的高速DRAM、SRAM以及异步的DR