EDA技术与Verilog设计第6章课后习题部分答案.pptVIP

下载本文档

22
0
约小于1千字
约 31页
2017-04-22 发布于四川
举报
版权申诉

EDA技术与Verilog设计第6章课后习题部分答案.ppt

1、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

EDA技术与Verilog设计第6章课后习题部分答案

6-11;6-11仿真波形;6-12;6-12;6-12;6-13;6-13;6-13;6-13;6-14;6-14;6-15;6-15;6-15;6-16;6-16;6-16;四级流水线实现的32位加法器;四级流水线实现的32位加法器;四级流水线实现的32位加法器;四级流水线实现的32位加法器;四级流水线实现的32位加法器;8x8乘法器实现;8x8乘法器实现;7-5 编写4位并-串转换电路;模为9的占空比50%的奇数分频;always @(negedge CLK) begin if(!RESET) begin COUT2=0; n=0; end;模为9.3的小数分频;模为9.3的小数分频;习题10-3 “1001”二进制序列检测器;module wytest(reset,clk,in,out); input reset,clk,in; output out; reg out; reg[1:0] state,next_state; parameter s0=2d0,s1=2d1,s2=2d2,s3=2d3; always@(posedge clk) begin if(!reset) state=s0; else state=next_state; end always@(state or in) case(state) s0:if(in==1) next_state=s1; else next_state=s0; s1:if(in==0) next_state=s2; else next_state=s1; s2:if(in==0) next_state=s3; else next_state=s1; s3:if(in==1) next_state=s1; else next_state=s0; default:next_state=s0; endcase