八选一数据选择器(verilog实验报告)..docVIP

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2017-01-13 发布于重庆
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八选一数据选择器(verilog实验报告)..doc

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八选一数据选择器(verilog实验报告).

Verilog HDV 数字设计与综合实验报告微电子0901班姓名：袁东明 _ 学号：实验课题：八选一数据选择器四位数据比较器二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3d0 : out=a; 3d1 : out=b; 3d2 : out=c; 3d3 : out=d; 3d4 : out=e; 3d5 : out=f; 3d6 : out=g; 3d7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=0; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=1; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=1;S2=0; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=1;S2=1; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=0;S2=0; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=0;S2=1; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=0; #100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=1; end endmodule 三、四位数据比较器 3.1主程序 module fourcompare(a,b,c); input[3:0] a,b; output [1:0] c; reg[1:0] c; always@(a or b) begin if(ab) c=2d2; else if(ab) c=2d1; else c=2d0; end endmodule 3.2激励程序 module sti; reg [3:0] A,B; wire [1:0]C; fourcompare fte(A,B,C); initial begin A=2d0;B=2d1; #100 A=2d2;B=2d1; #100 A=2d1;B=2d1; end endmodule 四、实验波形图截图： 4.1八选一数据选择器 4.2四位数据比较器四、波形分析及实验心得： 4.1.波形分析 1.八选一数据选择器输入数据为A=000,B=001,C=010,D=011,E=100,F=101,g=110,h=111；S0,S1,S2,为选择控制端，它们组成一个三位数，记为enable，控制数据的输出，其中S0为最高位，S1次之，S2为最低位。当enable=000，输出A; enable= 001，输出B；enable= 010，输出C;enable= 011，输出D；enable= 100，输出E；enable= 101，输